KR100576657B1 - 집적회로패키지및이를기판에접속하는방법 - Google Patents

집적회로패키지및이를기판에접속하는방법 Download PDF

Info

Publication number
KR100576657B1
KR100576657B1 KR1019980052200A KR19980052200A KR100576657B1 KR 100576657 B1 KR100576657 B1 KR 100576657B1 KR 1019980052200 A KR1019980052200 A KR 1019980052200A KR 19980052200 A KR19980052200 A KR 19980052200A KR 100576657 B1 KR100576657 B1 KR 100576657B1
Authority
KR
South Korea
Prior art keywords
tape film
package
molding portion
conductive
semiconductor die
Prior art date
Application number
KR1019980052200A
Other languages
English (en)
Other versions
KR19990062684A (ko
Inventor
빌 템피스트 데이비즈
마크 로이 해리스
Original Assignee
노오텔 네트웍스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노오텔 네트웍스 리미티드 filed Critical 노오텔 네트웍스 리미티드
Publication of KR19990062684A publication Critical patent/KR19990062684A/ko
Application granted granted Critical
Publication of KR100576657B1 publication Critical patent/KR100576657B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48475Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009Pre-treatment of the connector or the bonding area
    • H01L2224/85051Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15173Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

기판에 장착하기 위한 유연성 집적 회로 패키지에 관해 기술한다. 패키지는 유전체층 및 도전체층을 갖는 테이프 필름과, 반도체 다이와, 도전 리드의 어레이로 구성된다. 몰딩부가 다이를 커버하며, 패키지를 히트싱크와 인쇄회로기판(PCB) 사이에 압박할 때 가해지는 압력의 대부분을 흡수한다. 단단한 제거 가능한 지지재가 몰딩부를 둘러싸며 패키지가 PCB에 장착될 때 패키지를 편평하게 유지시켜 준다. 지지재는 패키지를 PCB에 땜납한 후 제거된다. 본 발명은 도전성 접속부의 품질 저하를 야기하지 않고 패키지가 히트싱크와 기판 사이에 단단히 압박될 수 있게 해준다. 테이프 필름은 패키지가 접속되는 기판의 구부러짐을 수용할 수 있을 정도로 유연성을 갖기 때문에 접속부의 신뢰도는 더욱 향상된다.

Description

집적 회로 패키지 및 이를 기판에 접속하는 방법{FLEXIBLE INTERGRATED CIRCUIT PACKAGE}
본 발명은 일반적으로 집적 회로 패키지에 관한 것이며, 특히 인쇄회로기판과 같은 기판과 히트싱크 사이에 클램핑되도록 설계된 집적 회로 패키지에 관한 것이다.
반도체 장치의 제조에 있어서, 패키지에서 발생되는 열이 효율적으로 분산될 수 있는 집적 회로(IC) 패키지를 제조하는 것은 중요한 과제이다. 또 다른 중요한 과제는 다수의 도전 리드를 패키지에 신뢰도 손상 없이 장착하는 것이다.
패키지는 일반적으로 발생된 열의 대부분을 분산시키는 상부와 인쇄회로기판(PCB)과 같은 기판에 연결하기 위한 도전 리드의 어레이를 구성하는, 통상적으로 더 넓은 면적의 하부를 갖는다. 효율적인 열 분산을 위한 통상적인 방법은 본 기술 분야에서 히트싱크(heatsink)로 알려진 열 전도체를 패키지의 상부에 설치하고 그 것을 패키지 아래의 기판에 클램핑하는 것이다. 패키지로부터 열을 제거하는 효율성은, 열적 성능으로 알려진 것으로, 히트싱크-패키지 경계면에 인가되는 압력에 비례하므로, 바람직한 장치는 상기 경계면에 상당한 압력을 인가하는 것이 요구된다. 패키지가 히트싱크와 기판 사이에 압박되므로, 압력은 패키지와 기판이 만나는 경계면에도 인가된다.
일반적으로, 히트싱크와 패키지의 상부는 단단한 재질로 만들어지므로 상당량의 압력이 가해져도 경계면의 성분을 손상시키지 않는다. 그러나, 기판의 재질이 단단하더라도, 패키지-기판 접합면의 도전 리드는 높은 압박 하중에는 견디지 못하고 리드와 기판 사이의 연결이 손상된다. 종래 패키지의 더욱 단단한 도전 리드도 작업시 인쇄회로기판의 비틀림 및 휘어짐으로 인해 마멸된다.
관련 종래 기술에는 IBM사에서 개발한 소위 영역 어레이 테이프 자동화 본딩(Area Array Tape Automated Bonding; ATAB) 패키지가 있다. 여기에서 반도체 다이는 각각 도전체(구리) 및 폴리이미드 유전체(UpilexTM)인 층을 몇 개 구비하는 테이프 필름 상에 장착된다. 테이프 필름에는 원형 전기적 비아가 기계적으로 펀칭된다. 전기적인 연속성은 도전층과 전기적 비아를 통해 구리 회로에 의해 유지된다. 패키지의 하부는 인쇄회로기판에 납땜(솔더링)되는 주석-납 합금 솔더 볼의 어레이를 구비한다.
보강재가 테이프 필름상에 부착되어 다이를 둘러싸고 접해있다. 보강재가 있음으로 패키지의 열적 성능이 향상된다. 보강재와 다이의 평면이 동일하면, 히트싱크는 다이의 상단에 직접 본딩될 수 있다. 그런데, ATAB 패키지의 허용 가능한 압박 하중은 패키지-기판 경계면(즉, 솔더 볼 상호연결부)이 지지할 수 있는 장기간의 하중에 의해 결정되며, 따라서 패키지로부터 제거될 수 있는 열의 양은 상당히 한정된다. 더욱이, ATAB 패키지는 3개 축 모두에서 고정적이므로, 패키지를 기판에 신뢰성 있게 연결할 수 있는 상호연결부의 수는 제한된다.
본 발명의 목적은 종래 기술의 단점을 하나 이상 경감하거나 완화시킨 개선된 집적 회로 패키지 및 집적 회로 패키지를 기판에 연결하는 방법을 제공하려는 것이다.
따라서, 본 발명을 제1 양태에 따라 요약하면, 기판에 장착하기 위한 집적 회로 패키지는 적어도 하나의 유전체층과 적어도 하나의 도전체층으로 이루어지며 상면과 저면을 갖는 유연성 테이프 필름; 테이프 필름의 상면 또는 저면에 인접하게 장착되어 기판에 연결되는 반도체 다이; 테이프 필름의 저면에 장착되며 적어도 하나의 도전체층을 통해 반도체 다이에 전기적으로 연결되는 미세한 두께의 다수의 도전 리드; 테이프 필름에 의해 상부 몰딩부와 하부 몰딩부로 분할되며 이중 하나는 반도체 다이를 커버하는 몰딩부; 및 상부 몰딩부를 둘러싸고 테이프 필름의 상면에 본딩되는 단단하며 제거 가능한 지지재를 구비한다.
양호한 실시예에서, 패키지는 테이프 필름의 상면 상에 또는 인접하여 장착되거나 반도체 다이 상에 또는 인접하여 장착되는 열 분산기를 더 구비한다. 패키지의 양호한 실시예는 테이프 필름에 펀칭되어 패키지가 히트싱크와 기판 사이에 쉽게 클램핑되게 해주는 적어도 하나의 틈새 구멍을 구비한다. 패키지는 반도체 다이를 커버하는 상부 또는 하부 몰딩부의 열을 반도체 다이를 커버하지 않는 상부 또는 하부 몰딩부로 전도하는 열적 비아를 구비한다. 테이프 필름을 관통하는 전기적 비아는 도전층 쌍을 연결시킨다.
본 발명을 제2 양태에 따라 요약하면, 적어도 하나의 유전체층과 적어도 하나의 도전체층으로 이루어지며 상면과 저면을 갖는 유연성 테이프 필름과; 테이프 필름의 상면 또는 저면에 인접하게 장착되어 기판에 연결되는 반도체 다이와; 테이프 필름의 저면에 장착되며 적어도 하나의 도전체층을 통해 반도체 다이에 전기적으로 연결되는 미세한 두께의 다수의 도전 리드와; 테이프 필름에 의해 상부 몰딩부와 하부 몰딩부로 분할되며 이중 하나는 반도체 다이를 커버하는 몰딩부와; 상부 몰딩부를 둘러싸고 테이프 필름의 상면에 본딩되는 단단한 제거 가능한 지지재를 구비하는 집적 회로 패키지를 기판에 연결하는 방법이, 도전 리드를 기판에 땜납하는 단계와; 지지재를 제거하는 단계와; 히트싱크를 상부 몰딩부에 배치하는 단계를 포함한다.
본 발명의 장점은 패키지가 리드와 기판간의 연결을 손상시키지 않고 히트싱크와 기판 사이에 매우 단단히 압박될 수 있다는 것이다. 본 발명의 또 다른 장점은 테이프 필름이 그 아래의 도전 리드에 인가될 수 있는 뒤틀림을 흡수할 수 있을 정도로 충분히 유연하므로 패키지가 연결되는 기판의 구부러짐에 의해 연결부가 마멸되는 일이 없다는 것이다. 따라서 패키지의 신뢰도를 저하시키지 않고도 많은 개수의 도전 리드가 테이프 필름에 장착될 수 있다.
도 1 및 도 2는 유피렉스(UpilexTM) 또는 캡톤(KaptonTM)과 같은 유연성 폴리이미드 유전체로 만들어진 하나 이상의 층(15)과 구리와 같은 재질로 만들어진 두 개의 도전층(68)으로 이루어진 유연성 테이프 필름(14)을 포함하는 패키지(10)를 도시한다. 도전층(68)은 테이프 필름(14) 전체에 뻗쳐질 필요가 없으며, 도전성 전기적 비아(66, 도 2에 도시)를 통해 테이프 필름(14)의 한 측면에서 서로 전기적으로 접속되는 도전 경로 또는 트레이스(64, 도 1에 도시)에 배치되면 된다. 양호한 실시예에서, 테이프 필름(14)에는 도전 경로(64)를 방해하지 않도록 위치 설정된 두 개의 틈새 구멍(46)(도 1에는 하나만 도시됨)이 뚫려져 있어서, 일단 패키지(10)가 기판에 접속되면 클램핑 매카니즘의 설치를 용이하게 해준다. 본 발명은 두 개 이상의 틈새 구멍을 갖거나, 하나만 갖거나, 또는 구멍이 전혀 없더라도 동일하게 잘 동작될 수 있다.
테이프 필름(14)은 상면(32)과 저면(34)을 갖는다. 도 2에 도시된 바와 같이, 반도체 다이(12)는 상면(32)의 중앙부에 부착된다. 반도체 다이(12)를 테이프 필름(14)에 접속하는 데에는 예컨대, 플립-칩, 테이프 자동 본딩(TAB), 와이어 본딩과 같은 여러 가지 적절한 방법중 어느 것을 사용해도 좋다. 사실상 반도체 다이(12)는 저면(34)에도 유사하게 부착될 수 있는데, 이에 대해서는 도 4 내지 9의 본 발명의 대안적 실시예에서 설명하겠다. 반도체 다이(12) 위에는 패키지(10)로부터 과도한 열을 제거하기 위한 열 분산기(18)가 배치되는 것이 바람직하다. 대안적 실시예로서 열 분산기가 다르게 배치되거나 열 분산기(18)가 필요치 않은 것도 있다.
도 1 및 2를 참조하면, 패키지는 에폭시 수지로 만들어지는 것이 바람직한 몰딩부(20)를 더 구비하는데, 몰딩부는 테이프 필름(14)에 의해 상단이 편평한 상부 몰딩부(22)와 바닥이 편평한 하부 몰딩부(24)로 분할된다. 상부 몰딩부(22) 및 하부 몰딩부(24)는 각각 테이프 필름(14)의 상면(32) 및 저면(34)에 봉인된다. 폴리이미드 유전체의 탄력적인 특성으로 인해 몰딩부(20)는 통상적인 전사 몰딩 공정을 통해 도전 경로(64)를 손상시키지 않고 테이프 필름(14)의 표면에 몰딩될 수 있다. 또한, 패키지를 조립하기 전에 테이프 필름(14)에 주입 구멍(비 도시)을 설치하여 일단 몰딩이 완성되면 상부 및 하부 몰딩부(22, 24)가 일체화된 하나의 에폭시 수지를 형성하도록 할 수 있다.
상부 몰딩부(22)는 반도체 다이(12)와 열 분산기(18)를 둘러싼다. 하부 몰딩부(24)의 편평한 바닥은 PCB와 같은 기판에 패키지(10)를 접속시키기 위한 솔더 볼의 어레이로 배열된 도전 리드(16)의 어레이와 일반적으로 동일한 평면(90)에 있다. 도전 리드(16)는 도전층(68)에 에칭된 도전 경로(64)에 의해 전기적으로 반도체 다이(12)에 결합된다. 솔더 볼의 어레이 대신 예컨대 걸 윙(gull wing) 표면 장착 기술에서 사용되는 경계 리드와 같은 공지된 다른 상호접속 방식을 사용할 수도 있다.
단단한 지지재(26)의 층이 도전 경로(64)에 영향을 주지 않고 테이프 필름(14)의 상면(32)에 접착제(비 도시)에 의해 부착된다. 양호한 실시예에서, 지지재(26)는 솔더 볼(16)을 기판에 용접하는 동안 테이프 필름(14)을 지지하고 유지하도록 상부 몰딩부(22)를 둘러싼다. 지지재의 "윈도우 프레임"이 없다면, 조립시 패키지가 충분히 평탄하지 못하여 리드가 기판에 땜납되지 못할 수 있다.
지지재(26)는 다우 캐미컬(Dow Chemical Inc.)에서 제조한 물에 확장될 수 있는 비닐 에스테르 수지(WEVERTM)와 같은 용해성 유기 화합물로 만들어져서 기판에 연결한 후 패키지를 물에 씻어 용해될 수 있는 것이 바람직하다. 물 이외의 액체에 용해될 수 있는 지지재도 고려할 수 있다. 대안적으로, 화합물은 임의의 단단한 재질로 만들어지고 자외선 반응성 아교로 테이프 필름에 연결되는데, 아교의 접착 특성이 자외선 노출에 따라 변동되어 설치 후에 지지재가 떨어지도록 만들 수 있다. 다른 실시예에서는 용해성 아교에 의해 테이프 필름의 상면에 접착하는 지지재를 구비함으로써, 물과 같은 용매에 담그거나 씻어내어 지지재가 패키지에서 떨어지도록 할 수 있다.
도 3에서, 패키지(10)는 인쇄회로기판(PCB)(40)에 연결되어 있다. 상부 몰딩부(22)의 상단 위에는 편평한 바닥을 가진 히트싱크(42)가 놓여진다. 지지재(26, 도 1 및 2에 도시)는 전술한 방법에 따라 제거되었다. 히트싱크-패키지 경계면(48)과 패키지-기판 경계면(50)을 식별할 수 있다. 히트싱크-패키지 경계면은 상부 몰딩부(22)의 편평한 상단과 히트싱크(42)의 편평한 바닥 사이로 규정되는 반면, 패키지-기판 경계면은 일부는 하부 몰딩부의 편평한 바닥과 PCB(40) 사이로, 또 일부는 솔더 볼(16)과 PCB(40) 사이로 규정된다. 개략적으로 도시된 클램핑 매카니즘(44)이 틈새 구멍(46)을 통해 한 단부는 PCB(40)로 연장되고 다른 단부는 히트싱크(42)로 연장된다. 스크루, 볼트, 스프링, 또는 임의의 적절한 기계식 패스너를 사용하여 클램핑 매카니즘을 조여서 패키지(10)를 히트싱크(42)와 PCB(40) 사이에 압박시킨다.
동작에 있어, 효율적인 열 분산을 달성하기에 충분한 압력으로 히트싱크(42)를 상부 몰딩부(22)에 압박시키는 것이 바람직하다. 도 3의 클램핑 매카니즘을 사용하면 충분한 양의 압력이 히트싱크-패키지 경계면(48) 및 패키지-기판 경계면(50)에 인가된다.
전술한 바와 같이, 패키지의 상부나 기판은 통상적인 패키지에서 높은 압력에 의해 고장나지는 않는다. 고장이 잘 나는 부분은 패키지-기판 경계면, 말하자면 도전 리드에 있다. 본 발명의 패키지에서, 도전 리드(16)에 대한 압력은 테이프 필름(14)의 유연성에 의해 상쇄되므로, 패키지-기판 경계면에 가해지는 압력은 대부분 하부 몰딩부(24)에 흡수된다. 그 결과 도전성 접속의 신뢰도를 손상시키지 않고 효율적인 열 분산이 달성된다. 히트싱크(42) 근처에 배치된 열 분산기(18)는 도시된 실시예에서 우수한 열적 특성을 제공하기 위한 것이다.
하부 몰딩부(24)는 도전 리드(16)와 실질적으로 같은 두께를 가져서 편평한 바닥이 리드(16)의 하부면과 실질적으로 공통 평면을 이루는 것이 바람직하지만, 어떤 방향이던 약간의 편차는 테이프 필름의 유연성에 의해 수용될 수 있는 것이다. 테이프의 유연성은 상면과 바닥면을 서로 평행하게 할 필요성을 경감시킨다. 클램핑시 발생되는 약간의 측방향 힘은 기판의 뒤틀림 경우와 동일한 방식으로 테이프 층에서 흡수된다. 테이프 필름의 계수 및 두께가 작으므로, 일단 지지재가 제거되면 3축 방향 모두에 매우 유연한 구조가 생긴다.
본 발명의 대안적 실시예를 도 4 내지 9를 참고하여 설명하겠다. 후술하는 모든 실시예는 폴리이미드 유전체층을 가진 유연성 테이프 필름과; 단단한 지지재의 윈도우 프레임과; 솔더 볼의 어레이와; 테이프 필름의 상면 및 저면에 각각 몰딩되는 상부 및 하부 몰딩부를 갖는 것이다. 전술한 바와 같이, 하부 몰딩부는 도전 리드의 어레이와 실질적으로 동일한 두께를 갖는 것이 바람직하지만, 약간의 편차는 본 발명의 가치나 기능을 손상시키지 않고도 수용될 수 있는 것이다. 각각의 도전 리드로부터 반도체 다이로 연결되는 복잡한 도전 경로를 형성하기 위해 2개 층 이상의 폴리이미드 유전체 및 도전체가 요구될 수도 있다.
도 4에는 플립-칩 배치가 도시되어 있는데, 반도체 다이(12)는 플립-칩 솔더 볼(80)의 세트에 의해 테이프 필름(14)의 상면(32)에 장착되어 있다. 도전층(68)은 도전성 전기적 비아(66)를 통해 결합되며, 플립-칩 솔더 볼(80)을 도전 리드(16)에 전기적으로 연결시킨다. 열 분산기(18)가 반도체 다이(12) 상단의 상부 몰딩부(22)내에 장착되어 패키지에 높은 열적 성능을 제공한다.
도 5는 다른 플립-칩 배치를 도시하는데, 여기에는 도전층(68)이 하나만 있으므로 전기적 비아는 필요치 않다. 여기서 반도체 다이(12)는 테이프 필름(14)의 저면에 장착되며 하부 몰딩부(24)에 둘러싸여진다. 이 패키지의 열 분산 특성은 테이프 필름(14)의 상면에 장착된 열 분산기(18)가 없으면 취약하게 되어 열적 성능이 보통 정도로 된다.
도 6에서 반도체 다이(12)는 윗면을 아래로 하여 테이프 필름(14)의 상면에 부착되었다. 플립-칩 솔더는 테이프 필름(14)의 저면에 인접한 단일 도전층(68)의 도전 경로에 (전기적 비아(66)를 통해) 반도체 다이(12)를 전기적으로 연결시키는 와이어 본드(82)로 대체되었다. 열 분산기가 없으므로 열적 성능은 비교적 불량하다.
도 7은 또 다른 와이어 본드 배치를 도시하는데, 여기서 반도체 다이는 윗면을 아래로 하여 테이프 필름(14)의 저면에 장착되었다. 열 분산기(18)가 테이프 필름(14)의 상면에 장착되고, 테이프 필름을 관통하는 열적 비아(84)를 통해 반도체 다이(12)에 열적으로 연결되므로, 집적 회로 패키지의 열적 성능은 중간 정도이다. 패키지가 하나 이상의 도전층(68)을 요구하지 않으므로, 전기적 비아는 필요치 않다.
도 8은 억세스 윈도우(86)가 테이프 필름(14)에 만들어져 반도체 다이(12)에 TAB 본드(88)가 제공된다는 점을 제외하면 도 5에 도시된 것과 유사한 배치를 도시한다. 본 기술에 숙련된 사람이면 알 수 있듯이, 반도체 다이(12)가 테이프 필름(14) 아래에 배치되고 열 분산기가 없기 때문에 이 패키지의 열적 성능은 불량하다.
이에 비해, 도 9는 도 4의 플립-칩 배치와 여러 면에서 유사한 것으로, 열적 성능이 우수한 TAB 장착 패키지를 제공한다. 이 변형예에서는 두 개의 전기적 비아(66)가 두 개의 전도층(68) 각각의 도전 경로에 결합된다.
본 발명은, 패키지가 리드와 기판간의 연결을 손상시키지 않고 히트싱크와 기판 사이에 매우 단단히 압박될 수 있으며, 테이프 필름이 그 아래의 도전 리드에 인가될 수 있는 뒤틀림을 흡수할 수 있을 정도로 충분히 유연하므로 패키지가 연결되는 기판의 구부러짐에 의해 연결부가 마멸되지 않도록 할 수 있다. 따라서 패키지의 신뢰도를 떨어트리지 않고도 많은 개수의 도전 리드가 테이프 필름에 장착될 수 있다는 효과가 있다.
본 발명의 양호한 실시예가 몇 가지 변형 형태와 함께 설명되고 도시되었지만, 본 기술에 숙련된 사람이면 설계상의 다른 변형예도 가능하다는 것을 알 것이다. 그러므로 본 발명의 범위는 첨부된 청구범위에 의해서만 한정되는 것이다.
도 1은 본 발명의 양호한 실시예에 따라 기판과 연결되기 전의 집적 회로 패키지의 사시도.
도 2는 도 1의 패키지의 단면도.
도 3은 히트싱크와 인쇄회로기판 사이에 클램핑되고 지지재가 제거된 후의 도 1의 패키지의 단면도.
도 4 내지 9는 본 발명의 대안적 실시예에 따른 집적 회로 패키지의 상세한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 패키지
12 : 반도체 다이
14 : 테이프 필름
16 : 도전 리드
18 : 열 분산기
22 : 상부 몰딩부
24 : 하부 몰딩부
26 : 지지재

Claims (29)

  1. 기판에 장착하기 위한 집적 회로 패키지에 있어서,
    적어도 1층의 유전 재료와 적어도 1층의 도전 재료로 이루어지며, 상면과 저면을 갖는 유연성 테이프 필름;
    상기 기판에의 접속을 위해 상기 테이프 필름의 상기 상면상에 또는 그에 인접하거나, 또는 상기 저면상에 또는 그에 인접하게 장착된 반도체 다이;
    상기 테이프 필름의 상기 저면에 장착되며, 상기 적어도 1층의 도전 재료를 통해 상기 반도체 다이에 전기적으로 접속되는, 미세한 두께의 다수의 도전 리드;
    상기 테이프 필름에 의해 상부 몰딩부와 하부 몰딩부로 분할되며, 이중 하나는 상기 반도체 다이를 커버하는 몰딩부; 및
    상기 상부 몰딩부를 둘러싸고, 상기 테이프 필름의 상기 상면에 본딩되는 단단하며 제거 가능한 지지재
    를 포함하는 것을 특징으로 하는 집적 회로 패키지.
  2. 제1항에 있어서,
    상기 패키지는 상기 테이프 필름의 상기 상면 상에 또는 그에 인접하여 장착되는 열 분산기(heat spreader)를 더 포함하는 것을 특징으로 하는 집적 회로 패키지.
  3. 제1항에 있어서,
    상기 패키지는 상기 반도체 다이 상에 또는 그에 인접하여 장착되는 열 분산기를 더 포함하는 것을 특징으로 하는 집적 회로 패키지.
  4. 제1항에 있어서,
    상기 테이프 필름은 적어도 하나의 틈새 구멍을 더 포함하는 것을 특징으로 하는 집적 회로 패키지.
  5. 제1항에 있어서,
    상기 지지재는 액체 용매에서 용해되는 것을 특징으로 하는 집적 회로 패키지.
  6. 제1항에 있어서,
    상기 지지재는 수용성을 갖는 것을 특징으로 하는 집적 회로 패키지.
  7. 제1항에 있어서,
    상기 지지재는 자외선-반응성 아교에 의해 상기 테이프 필름에 접속되는 것을 특징으로 하는 집적 회로 패키지.
  8. 제1항에 있어서,
    상기 지지재는 수용성 아교에 의해 상기 테이프 필름에 접속되는 것을 특징으로 하는 집적 회로 패키지.
  9. 제1항에 있어서,
    상기 도전 리드는 솔더 볼의 어레이를 형성하는 것을 특징으로 하는 집적 회로 패키지.
  10. 제1항에 있어서,
    상기 도전 리드는 걸 윙형(gull wings)의 어레이를 형성하는 것을 특징으로 하는 집적 회로 패키지.
  11. 제1항에 있어서,
    상기 테이프 필름은 상기 반도체 다이를 커버하는 상기 상부 또는 하부 몰딩부로부터의 열을 상기 반도체 다이를 커버하지 않는 상기 상부 또는 하부 몰딩부로 전도하는 열적 비아를 더 포함하는 것을 특징으로 하는 집적 회로 패키지.
  12. 제1항에 있어서,
    상기 테이프 필름을 통해 전기적 비아에 의해 전기적으로 접속되는 적어도 두 개의 도전층을 구비하는 것을 특징으로 하는 집적 회로 패키지.
  13. 제1항에 있어서,
    상기 상부 몰딩부는 편평한 상부를 갖고, 상기 하부 몰딩부는 평탄한 바닥을 갖는 것을 특징으로 하는 집적 회로 패키지.
  14. 제12항에 있어서,
    상기 하부 몰딩부는 상기 도전 리드의 두께와 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 패키지.
  15. 제5항에 있어서,
    상기 상부 몰딩부는 편평한 상부를 갖고, 상기 하부 몰딩부는 평탄한 바닥을 갖는 것을 특징으로 하는 집적 회로 패키지.
  16. 제6항에 있어서,
    상기 상부 몰딩부는 편평한 상부를 갖고, 상기 하부 몰딩부는 평탄한 바닥을 갖는 것을 특징으로 하는 집적 회로 패키지.
  17. 제7항에 있어서,
    상기 상부 몰딩부는 편평한 상부를 갖고, 상기 하부 몰딩부는 평탄한 바닥을 갖는 것을 특징으로 하는 집적 회로 패키지.
  18. 제8항에 있어서,
    상기 상부 몰딩부는 편평한 상부를 갖고, 상기 하부 몰딩부는 평탄한 바닥을 갖는 것을 특징으로 하는 집적 회로 패키지.
  19. 제1항에 있어서,
    상기 하부 몰딩부는 상기 도전 리드의 두께와 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 패키지.
  20. 제15항에 있어서,
    상기 하부 몰딩부는 상기 도전 리드의 두께와 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 패키지.
  21. 제16항에 있어서,
    상기 하부 몰딩부는 상기 도전 리드의 두께와 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 패키지.
  22. 제17항에 있어서,
    상기 하부 몰딩부는 상기 도전 리드의 두께와 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 패키지.
  23. 제18항에 있어서,
    상기 하부 몰딩부는 상기 도전 리드의 두께와 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 패키지.
  24. 기판에 집적 회로 패키지를 접속하기 위한 방법에 있어서,
    상기 패키지는
    적어도 1층의 유전 재료와 적어도 1층의 도전 재료로 이루어지며, 상면과 저면을 갖는 유연성 테이프 필름과,
    상기 기판에의 접속을 위해 상기 테이프 필름의 상기 상면상에 또는 그에 인접하거나, 또는 상기 저면상에 또는 그에 인접하게 장착된 반도체 다이와,
    상기 테이프 필름의 상기 저면에 장착되며, 상기 적어도 1층의 도전 재료를 통해 상기 반도체 다이에 전기적으로 접속되는, 미세한 두께의 다수의 도전 리드와,
    상기 테이프 필름에 의해 상부 몰딩부와 하부 몰딩부로 분할되며, 이중 하나는 상기 반도체 다이를 커버하는 몰딩부와,
    상기 상부 몰딩부를 둘러싸고, 상기 테이프 필름의 상기 상면에 본딩되는 단단하며 제거 가능한 지지재
    를 포함하며,
    상기 도전 리드를 상기 기판에 땜납하는 단계;
    상기 지지재를 제거하는 단계; 및
    히트싱크를 상기 상부 몰딩부상에 배치하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  25. 제24항에 있어서,
    상기 지지재는 수용성이며, 상기 패키지를 물로 씻어 상기 지지재를 제거하는 것을 특징으로 하는 방법.
  26. 제24항에 있어서,
    상기 지지재가 자외선-반응성 아교에 의해 상기 테이프 필름에 접속되며, 상기 패키지를 자외선에 노출시켜 상기 지지재를 제거하는 것을 특징으로 하는 방법.
  27. 제24항에 있어서,
    상기 지지재는 용해성 아교에 의해 상기 테이프 필름에 접속되며, 상기 패키지를 용매에 담구어 상기 지지재를 제거하는 것을 특징으로 하는 방법.
  28. 제24항에 있어서,
    상기 히트싱크와 상기 기판 사이의 상기 패키지를 클램핑 매카니즘을 통해 압박하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  29. 제28항에 있어서,
    상기 테이프 필름은 상기 클램핑 매카니즘의 부착을 위한 틈새 구멍을 더 포함하는 것을 특징으로 하는 방법.
KR1019980052200A 1997-12-02 1998-12-01 집적회로패키지및이를기판에접속하는방법 KR100576657B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/982,506 1997-12-02
US08/982,506 1997-12-02
US08/982,506 US5901041A (en) 1997-12-02 1997-12-02 Flexible integrated circuit package

Publications (2)

Publication Number Publication Date
KR19990062684A KR19990062684A (ko) 1999-07-26
KR100576657B1 true KR100576657B1 (ko) 2006-07-25

Family

ID=25529235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980052200A KR100576657B1 (ko) 1997-12-02 1998-12-01 집적회로패키지및이를기판에접속하는방법

Country Status (4)

Country Link
US (1) US5901041A (ko)
JP (1) JP3337129B2 (ko)
KR (1) KR100576657B1 (ko)
CA (1) CA2252407C (ko)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
JPH10294418A (ja) * 1997-04-21 1998-11-04 Oki Electric Ind Co Ltd 半導体装置
US5953108A (en) * 1997-05-28 1999-09-14 Laser Alignment, Inc. Laser beam projector power and communication system
US5969947A (en) 1997-12-17 1999-10-19 International Business Machines Corporation Integral design features for heatsink attach for electronic packages
US6057174A (en) * 1998-01-07 2000-05-02 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus
US6066512A (en) 1998-01-12 2000-05-23 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus
US6194782B1 (en) * 1998-06-24 2001-02-27 Nortel Networks Limited Mechanically-stabilized area-array device package
JP3876088B2 (ja) * 1999-01-29 2007-01-31 ローム株式会社 半導体チップおよびマルチチップ型半導体装置
US6355199B1 (en) * 1999-02-12 2002-03-12 St. Assembly Test Services Pte Ltd Method of molding flexible circuit with molded stiffener
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
US6208519B1 (en) 1999-08-31 2001-03-27 Micron Technology, Inc. Thermally enhanced semiconductor package
US6425179B1 (en) * 1999-10-12 2002-07-30 Lsi Logic Corporation Method for assembling tape ball grid arrays
US6377219B2 (en) 2000-01-11 2002-04-23 Cool Options, Inc. Composite molded antenna assembly
US6680015B2 (en) * 2000-02-01 2004-01-20 Cool Options, Inc. Method of manufacturing a heat sink assembly with overmolded carbon matrix
US6678167B1 (en) * 2000-02-04 2004-01-13 Agere Systems Inc High performance multi-chip IC package
US6580031B2 (en) 2000-03-14 2003-06-17 Amerasia International Technology, Inc. Method for making a flexible circuit interposer having high-aspect ratio conductors
US6489571B1 (en) * 2000-10-31 2002-12-03 Lsi Logic Corporation Molded tape ball grid array package
US6882042B2 (en) * 2000-12-01 2005-04-19 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US7132744B2 (en) 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US7161239B2 (en) 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US20020079572A1 (en) 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US6853070B2 (en) 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
DE10111759A1 (de) * 2001-03-12 2002-10-02 Infineon Technologies Ag Gehäuseanordnung für Halbleiterchips
US6529115B2 (en) * 2001-03-16 2003-03-04 Vishay Israel Ltd. Surface mounted resistor
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US6541856B2 (en) * 2001-06-06 2003-04-01 Micron Technology, Inc. Thermally enhanced high density semiconductor package
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US20030137039A1 (en) * 2001-11-16 2003-07-24 Tdk Corporation Packaging substrate and manufacturing method thereof, integrated circuit device and manufacturing method thereof, and saw device
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US6631078B2 (en) * 2002-01-10 2003-10-07 International Business Machines Corporation Electronic package with thermally conductive standoff
US7550845B2 (en) 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US6861750B2 (en) 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6876553B2 (en) * 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US6696748B1 (en) * 2002-08-23 2004-02-24 Micron Technology, Inc. Stress balanced semiconductor packages, method of fabrication and modified mold segment
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
JP2004311768A (ja) * 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
US20050093175A1 (en) * 2003-11-03 2005-05-05 Martin Reiss Arrangement for improving the reliability of semiconductor modules
US20050161806A1 (en) * 2004-01-22 2005-07-28 Divakar Mysore P. Area array packages with overmolded pin-fin heat sinks
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
JP4014591B2 (ja) * 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器
US7405474B1 (en) * 2004-10-12 2008-07-29 Cypress Semiconductor Corporation Low cost thermally enhanced semiconductor package
KR100697980B1 (ko) * 2005-09-12 2007-03-23 삼성전기주식회사 전자부품을 내장하는 인쇄회로기판의 제조방법
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
WO2009045932A1 (en) 2007-09-28 2009-04-09 Tri-Star Laminates, Inc. Improved systems and methods for drilling holes in printed circuit boards
CN101897244A (zh) * 2007-12-07 2010-11-24 英泰格尔技术有限公司 用于刚性印制电路板的改进的绝缘层
JP4697243B2 (ja) * 2008-02-22 2011-06-08 セイコーエプソン株式会社 接合体および接合方法
JP5236377B2 (ja) * 2008-07-16 2013-07-17 シャープ株式会社 半導体装置および表示装置
TWM397596U (en) * 2010-03-22 2011-02-01 Mao Bang Electronic Co Ltd Integrated circuit chip card
JP2012033559A (ja) * 2010-07-28 2012-02-16 J Devices:Kk 半導体装置
US8691626B2 (en) * 2010-09-09 2014-04-08 Advanced Micro Devices, Inc. Semiconductor chip device with underfill
US9142530B2 (en) * 2013-03-21 2015-09-22 Stats Chippac Ltd. Coreless integrated circuit packaging system and method of manufacture thereof
US9613845B2 (en) * 2014-01-17 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion de-taping
EP3123507A4 (en) * 2014-03-27 2017-12-06 Intel Corporation Multi-device flexible electronics system on a chip (soc) process integration
CN106920779B (zh) 2017-03-09 2019-09-06 三星半导体(中国)研究开发有限公司 柔性半导体封装件的组合结构及其运输方法
US10636749B2 (en) * 2017-11-14 2020-04-28 Intel Corporation Semiconductor package substrate support structures for ball-grid array cavities, and methods of assembling same
US10529693B2 (en) 2017-11-29 2020-01-07 Advanced Micro Devices, Inc. 3D stacked dies with disparate interconnect footprints
US10727204B2 (en) 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008335A (ko) * 1992-09-03 1994-04-29 백중영 자동-재다이얼링 방법
KR960701470A (ko) * 1993-03-31 1996-02-24 로날드 씨. 안데르슨 액체 금속 열전도부재 및 이를 이용한 집적회로 패키지(liquid metal heat conducting member and integrated circuit package incorporating same)
JPH0923076A (ja) * 1995-05-12 1997-01-21 Ind Technol Res Inst 熱放散増強のための多熱導伝路とパッケージ統合性及び信頼性向上のための縁の周りを囲むキャップからなる集積回路パッケージ
JPH10247702A (ja) * 1997-03-05 1998-09-14 Sumitomo Kinzoku Electro Device:Kk ボールグリッドアレイパッケージ及びプリントボード

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771330A (en) * 1987-05-13 1988-09-13 Lsi Logic Corporation Wire bonds and electrical contacts of an integrated circuit device
WO1988006348A1 (en) * 1987-02-20 1988-08-25 Lsi Logic Corporation Integrated circuit package assembly
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
JP3098392B2 (ja) * 1995-03-03 2000-10-16 シャープ株式会社 実装基板及びそれを用いた液晶モジュール
JP3229786B2 (ja) * 1995-09-12 2001-11-19 シャープ株式会社 テープキャリアパッケージおよびその収納方法
JPH10163386A (ja) * 1996-12-03 1998-06-19 Toshiba Corp 半導体装置、半導体パッケージおよび実装回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008335A (ko) * 1992-09-03 1994-04-29 백중영 자동-재다이얼링 방법
KR960701470A (ko) * 1993-03-31 1996-02-24 로날드 씨. 안데르슨 액체 금속 열전도부재 및 이를 이용한 집적회로 패키지(liquid metal heat conducting member and integrated circuit package incorporating same)
JPH0923076A (ja) * 1995-05-12 1997-01-21 Ind Technol Res Inst 熱放散増強のための多熱導伝路とパッケージ統合性及び信頼性向上のための縁の周りを囲むキャップからなる集積回路パッケージ
JPH10247702A (ja) * 1997-03-05 1998-09-14 Sumitomo Kinzoku Electro Device:Kk ボールグリッドアレイパッケージ及びプリントボード

Also Published As

Publication number Publication date
CA2252407C (en) 2004-06-29
JP3337129B2 (ja) 2002-10-21
US5901041A (en) 1999-05-04
JPH11265909A (ja) 1999-09-28
KR19990062684A (ko) 1999-07-26
CA2252407A1 (en) 1999-06-02

Similar Documents

Publication Publication Date Title
KR100576657B1 (ko) 집적회로패키지및이를기판에접속하는방법
EP0852397B1 (en) Cantilevered ball connection for integrated circuit chip package
US6396136B2 (en) Ball grid package with multiple power/ground planes
US5856911A (en) Attachment assembly for integrated circuits
EP0602298B1 (en) Support for a semiconductor package
US5065280A (en) Flex interconnect module
US5895230A (en) Integrated circuit chip package having configurable contacts and method for making the same
US6329708B1 (en) Micro ball grid array semiconductor device and semiconductor module
KR20010072583A (ko) 적층화 집적 회로 패키지
GB2286084A (en) Electronic package with thermally conductive support
JP2000077563A (ja) 半導体装置およびその製造方法
US4964019A (en) Multilayer bonding and cooling of integrated circuit devices
KR100281056B1 (ko) 반도체장치및반도체장치모듈
GB2129223A (en) Printed circuit boards
US7564128B2 (en) Fully testable surface mount die package configured for two-sided cooling
US7310224B2 (en) Electronic apparatus with thermal module
KR960016006B1 (ko) Tib 기술을 이용한 디바이스의 상호 접속방법 및 장치
KR100733684B1 (ko) 소자의 전기 접촉을 위한 방법 및 장치
US20060197233A1 (en) Die attach material for TBGA or flexible circuitry
US7498679B2 (en) Package substrate and semiconductor package using the same
JPH08191128A (ja) 電子装置
KR20060031343A (ko) 플렉시블 집적회로 패키지
KR100385088B1 (ko) 멀티칩 반도체 모듈 및 그 제조 방법
JP3205272B2 (ja) 半導体装置
JPH11111882A (ja) Bga型半導体装置用配線基板およびbga型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee