KR100572901B1 - 결정 피드백을 사용하여 자기 레코딩의 데이터를 검출하는 방법 및 장치 - Google Patents

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시게이트 테크놀로지 엘엘씨
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Abstract

본 발명은 심볼간 간섭(ISI)항을 포함한 다항식으로 표현된 채널 펄스 응답을 가진 자기 저장 채널(100)로부터 수신된 데이터를 검출하는 방법 및 장치에 관한 것이다. 검출기(124)는 조합된 브랜치 메트릭을 가진 브랜치에 의해 연결된 스테이트를 가진 트렐리스 구조(134)에 대응하는 비터비 검출기(124)를 포함한다. 일 실시예에서, 비터비 검출기(124)는 소정의 ISI항과 조합된 브랜치 메트릭에 기여하는 것을 제거함으로써 다수의 브랜치의 각각과 조합된 브랜치 메트릭을 계산하도록 구성된 브랜치 메트릭 계산기 소자(144)를 포함한다.

Description

결정 피드백을 사용하여 자기 레코딩의 데이터를 검출하는 방법 및 장치 {METHOD AND APPARATUS FOR DETECTING DATA IN MAGNETIC RECORDING USING DECISION FEEDBACK}
본 발명은 디스크 드라이브에 관한 것이다. 특히, 본 발명은 고차 부분 응답 채널에서 데이터를 검출하기 위한 단순화된 검출기에 관한 것이다.
전형적인 디스크 드라이브는 허브 또는 스핀들 상에서의 회전을 위해 장착된 하나 이상의 디스크를 포함한다. 전형적인 디스크 드라이브는 또한 각 디스크 위에 떠있는 유체역학적 에어 베어링에 의해 지지되는 변환기를 포함한다. 변환기 및 유체역학적 에어 베어링은 합쳐서 데이터 헤드로서 언급된다. 드라이브 제어기는 통상적으로 호스트 시스템으로부터 수신된 명령을 기초로 디스크 드라이브를 제어하는데 사용된다. 드라이브 제어기는 디스크로부터 정보를 검색하며 디스크상에 정보를 저장하기 위해 디스크 드라이브를 제어한다.
통상적인 디스크 드라이브에서, 전자기계적인 액추에이터는 네거티브 피드백, 폐루프 서보 시스템에서 동작한다. 액추에이터는 트랙 탐색 동작을 위해 디스크 표면에서 방사상으로 데이터 헤드를 이동시키며 트랙 추종 동작을 위해 변환기를 디스크 표면상의 트랙에 직접 유지시킨다.
정보는 전형적으로 저장되는 데이터를 나타내는 디스크의 표면에 정보를 기록하기 위해 데이터 헤드에 기록 신호를 제공하여 디스크의 표면의 동심 트랙에 저장된다. 디스크로부터 데이터를 검색하는데 있어, 드라이브 제어기는 데이터 헤드가 디스크상에 떠있게 하며 디스크상의 정보를 센싱하고 이 정보를 기초로 판독 신호를 생성하도록 전자기계적인 액추에이터를 제어한다. 판독 신호는 전형적으로 조건 설정된후 데이터를 복구하기 위해 드라이브 판독/기록 채널 및 제어기에 의해 디코딩된다.
전형적인 데이터 저장 채널은 디스크, 데이터 헤드, 자동 이득 제어 회로, 저역필터, 아날로그-디지털 변환기, 데이터 검출기, 및 디코더를 포함한다. 판독 채널은 이산 회로로서 구현될 수 있거나 또는 디스크 드라이브와 조합된 드라이브 제어기에서 구현될 수 있다. 그러한 드라이브 제어기는 전형적으로 에러 검출 및 정정 소자를 포함한다.
비터비 검출기는 과거에 디스크 드라이브 판독 채널에서 데이터 검출기로 사용되었다. 비터비 검출기는 검출기로의 입력이 부가적인 화이트, 가우시안 노이즈가 더해진 신호로 구성될 때, 그리고 전형적인 브랜치 메트릭(branch metric)(예를 들면, 검출기에 제공된 신호의 에러의 제곱)이 사용될 때 최대-가능도 시퀀스 추정기(maximum likelihood sequence estimator)로서 동작한다.
디지털 자기 레코딩에서, 채널의 펄스 응답은 통상적으로 (1-D)(1+D)n의 형태인 적당한 부분 응답(PR) 타겟과 동일해졌으며, n은 음수가 아닌 정수이며 D는 지연 연산자이다. 다수의 다른 PR 타겟이 개발되었다. 예를 들면, n=1,2,3, 및 4일때 PR 타겟은 각각 다양한 형태의 부분 응답 클래스 4(PR4) 채널, 특히, PR4, EPR4, E2PR4 및 E3PR4 채널을 나타낸다.
채널 펄스 응답의 길이를 제한함으로써, 상기 균등화는 비터비 알고리즘을 이용하는 최대 가능도(ML) 검출의 실제 애플리케이션을 허용한다. 최대 가능도 검출에 의해 허용된 PR4 균등화를 통해 레코딩된 데이터 비트를 복구하는 자기 레코딩 판독 채널은 통상적으로 PRML 채널로 언급된다.
자기 매체의 선형 레코딩 밀도가 증가함에 따라 자기 매체에서 인코딩된 플럭스 반전은 서로에 대해 더욱 가깝게 레코딩되며 이에 따라 심볼간 간섭(intersymbol interference)으로 언급되는 방식으로 서로 간섭한다. 채널 펄스 응답(고밀도 시스템에서)을 저차 PR4 다항식으로 균등화(equalizing)하는 것은 충분하고 원하지 않는 노이즈 발생을 일으킨다. 그러므로, 고차 PR 다항식으로 표현된 고차 채널 타겟으로의 균등화가 더욱 적절해 질 수 있다.
그러나, PR 다항식의 차수의 증가는 또한 대응되는 비터비 검출기의 복잡도를 증가시킨다. 비터비 검출기의 동작은 일반적으로 알려진 것처럼 이산 시간 방식으로 기록 될 수 있는 스테이트 또는 트렐리스(trellis) 다이아그램에 의해 표현된다. 여기에서, 스테이트 다이아그램의 모든 스테이트 세트는 서로 다른 이산 시간 주기에서 표현되고 브랜치는 이산 시간 주기에의 여러가지 스테이트들을 연결한다. PR 다항식 타겟으로 균등화된 데이터를 검출하는데 사용된 비터비 검출기에 필요한 스테이트의 개수는 2(L-1)로 주어지며, L은 채널 펄스 응답의 길이이다. 예를 들면, 균등화 타겟이 EPR4 타겟으로부터 E2PR4 타겟으로 변화되면 n은 2에서 3으로 증가한다. 그러므로, 채널 펄스 응답(L)의 길이는 4에서 5로 증가되고 결과적으로 비터비 스테이트의 개수는 24-1=8에서 25-1=16으로 두배가 된다.
E2PR4 및 E3PR4 타겟과 같은 특정 고차 부분 응답 타겟의 경우, 입력 비트가 +1 또는 -1 일때 우세(dominant) 에러 이벤트는 +/-(2,-2,2)이다. 상기 우세 에러 이벤트는 전형적으로 디비트(dibit)로 오인된 쉬프트된 트리비트(tribit) 또는 쿼드비트(quadbit)로부터 발생하거나 그 역으로부터 유발된다. (1,7) 구현 길이 제한(RLL) 변조 코드는 상기 우세 에러 이벤트를 제거한다. 그러므로, 상기 코드는 E2PR4 채널과 같은 고차 PR 채널에 대한 최소 유클리드 채널 거리를 증가시킨다. 그러나, (1,7) 코드의 2/3 비율은 PRML 시스템에 사용된 고비율을 가진 코드와 비교할 때 불리하다. 상기 우세 에러 이벤트는 만일 (1,7) RLL 코드가 최대 전이 구현(MTR:maximum transition run) 코드로 교환되면 제거될 수 있다. MTR=2 코드는 2까지 연속 전이의 구현을 제한하며 이에 따라 입력 데이터 스트링으로부터 모든 트리비트를 제거한다. 구현 길이 제한 변조 코드는 R.Behresn 및 A.Armstrong, "An Advanced Read/Write Cannel For Magnetic Disc Storage", Proceedings of the IEEE Assilmar conf. On Signals, Systems and Computers,1992, pp. 956-960에 개시되어 있다. 또한 MTR 코드는 Moon 및 B.Brickner, "Maximum transition Run Codes For Data Storage Systems", IEEE Trans. Magn., Vol.32, No. 5, pp. 3992-3994, September 1996에 개시되어 있다.
본 발명은 채널을 고차 부분 응답 다항식으로 균등화시키데 따르는 증가된 검출기 복잡도의 문제를 처리하기 위한 것이다. 본 발명은 또한 다른 문제를 해결하며 종래 기술과 다른 이점을 제공한다.
시간 가변 코드 제약은 최근에 연구되었다. MTR 코드 제약의 완화는 트리비트가 교대되는 시간 구간들에서 시작하도록 한다. 상기 시간-가변 MTR(TV-MTR) 제약을 사용하는 것은 8/9율을 가진 코드의 구현이 가능하게 한다.
변조 코딩 이득을 실현하기 위해, 코드 제약은 검출기에서 구현될 필요가 있다. 예를 들면, (1,7) RLL 코드의 경우, 코드 제약의 구현은 16에서 10으로 E2PR4 채널의 비터비 스테이트 개수를 감소시킨다. MTR=2 코드의 경우, 트리비트의 존재에 해당하는 E2PR4 트렐리스의 두 스테이트들이 제거된다. TV-MTR 코드의 경우, 상기 두 스테이트는 다른 시간 구간마다 제거된다. MTR=2 코드가 E3PR4 채널에서 이용될 때, 스테이트의 개수는 32에서 26으로 감소된다. 게다가, 네개의 추가 스테이트는 전이 스테이트가 된다. TV-MTR 코드의 경우, 두 스테이트는 모든 시간에서 트렐리스로부터 제거된다. 둘 이상의 스테이트들은 짝수 시간 구간에서 제거되고 두개의 추가 스테이트들은 홀수 시간 구간에서 제거된다. 결국, 네 개의 스테이트들은, 트리비트 패턴의 존재가 허용되지 않을 때에만 전이 스테이트들이 된다.
본 발명은 자기 저장 채널로부터 수신된 데이터를 검출하기 위해 검출기를 제공하며 상기 자기 저장 채널은 심볼간 간섭(ISI)항을 포함하는 다항식으로 표현된 채널 펄스 응답을 가진다. 검출기는 트렐리스 구조에 해당하는 비터비 검출기를 포함하며 상기 트렐리스 구조는 관련 브랜치 메트릭을 가진 브랜치에 의해 연결된 스테이트들을 가진다. 일 실시예에서, 비터비 검출기는 제거되는 적어도 하나의 ISI 항과 조합된 브랜치 메트릭에 기여하는 다수의 브랜치들 각각과 조합된 브랜치 메트릭을 계산하기 위한 회로를 포함한다.
도 1은 자기 디스크 드라이브에 사용된 판독 시스템 일부의 단순화된 블록 다이아그램이다.
도 2는 본 발명에 따른 비터비 검출기의 동작을 도시한 스테이트 다이아그램이다.
도 3은 E2PR4 채널과 같은 고차 PR 채널을 위한 우세 에러 이벤트를 나타내는 파형을 도시한다.
도 4는 본 발명에 따른 검출기의 동작을 나타내는 파형을 도시한다.
도 5는 본 발명에 따른 검출기의 일부분의 상세한 블록 다이아그램이다.
도 6은 본 발명에 따른 검출기의 일부분의 다른 실시예의 상세한 블록 다이아그램이다.
도 7은 본 발명에 따른 검출기를 도시한 판독 채널의 일 예의 상세한 블록 다이아그램이다.
도 1은 본 발명에 따른 데이터 저장 시스템(100)의 일부분의 단순화된 블록 다이아그램이다. 시스템(100)은 인코더(110), 디스크(112), 판독/기록 헤드(114), 자동 이득 제어(AGC) 회로(115), 저역필터(116), 유한 임펄스 반응(FIR) 필터(122), 비터비 검출기(124), 및 디코더(120)를 포함한다. 시스템(100)은 또한 아날로그-디지털(A/D) 변환기를 포함한다. 액추에이터 어셈블리(도시되지 않음)는 전형적으로 디스크(112)의 표면에 판독/기록 헤드(114)를 유지시킨다. 액추에이터 어셈블리는 헤드 짐벌 어셈블리에 고정되어 결합된 액추에이터 암을 포함한다. 헤드 짐벌 어셈블리는 일단부가 액추에이터 암에 연결되고 다른 단부가 짐벌(gimbal)에 고정되어 결합된 로드 빔 또는 플렉슈어 암을 포함한다. 짐벌은 디스크(112) 표면의 트랙에서 데이터를 액세스하기 위해 디스크(112)의 해당 표면에서 판독/기록 헤드(114)를 지지하는 에어 베어링에 연결된다.
동작시, 시스템(100)을 포함하는 디스크 드라이브와 관련된 드라이브 제어기는 전형적으로 디스크(112)의 특정 부분이 액세스되는 것을 지시하는 호스트 컴퓨터로부터 명령 신호를 수신한다. 명령 신호에 응답하여, 드라이브 제어기는 기록/판독 헤드(114)를 위치시키는 액추에이터 상의 특정 실린더를 나타내는 위치 신호를 서보 제어 프로세서에 제공한다. 서보 제어 프로세서에 의해 위치 신호는 증폭 및 액추에이터 어셈블리에 공급되는 아날로그 신호로 변환된다. 아날로그 위치 신호에 응답하여, 액추에이터 어셈블리는 목적하는 트랙으로 판독/기록 헤드(114)를 위치시킨다.
만일 기록 동작이 구현된다면, 데이터는 드라이브 제어기에 의해 소정의 코드에 따라 데이터를 인코딩하는 인코더(110)에 제공된다. 코드는 상술한 바와 같은 임의의 적당한 코드 또는 다른 코드일 수 있다. 예를 들면, 상기 코드는 임의의 바람직한 크기(MTR=2)로 제한되는 최대 전이 구현 길이 코드와 같은 제한 조건을 포함한다. 코드 제한 조건은 또한 시간 가변적일 수 있다. 인코딩된 데이터는 다음으로 판독/기록 헤드(114)에 기록 신호의 형태로 공급된다. 판독/기록 헤드(114)는 기록 신호의 인코딩된 데이터를 나타내는 디스크(112) 표면의 플럭스 반전을 인코딩하도록 동작한다.
만일 판독 동작이 구현된다면, 판독/기록 헤드(114)는 판독/기록 헤드(114)가 위치한 트랙의 정보(예를 들면, 플럭스 반전)를 나타내는 판독 신호가 나타나게 한다. 판독 신호는 기대 범위에서 신호를 유지하고 이를 저역 필터(116)에 공급하는 AGC 회로(115)에 공급한다. 저역 필터(116)는 고주파수 성분을 필터링하고 이 신호를 FIR 필터(122)에 공급한다. FIR 필터(122)는 입력 신호 펄스를 타겟 응답으로(더 적은 개수의 논-제로값을 가진 펄스)를 균등화하게 하기 위해 공급된다.
비터비 검출기(124)의 표준 동작은 스테이트 다이아그램을 사용하여 보다 쉽게 이해된다. 예를 들면, 도 2에 비터비 검출기(124)의 동작을 도시한 스테이트 다이아그램(125)이 도시되어 있다. 만일 제로인 사용자 입력 비트가 디스크(112)로부터 판독된 아무런 전이 또는 플럭스 반전을 나타내지 않으며(즉, 비제로 복귀 반전(NRZI) 인코딩 시스템), 균등화된 전이의 피크 샘플링 값이 1이라면, 0의 입력은 0의 출력을 제공하며 1의 입력은 1 또는 -1 중 하나의 출력을 제공한다. 이는 최종 전이의 극성에 따른다. 다시 말하면, 입력 시퀀스에서 1이 존재하는 매 시점마다 기록 전류의 방향은 변화된다. 상술한 시스템에서, 전이의 극성은 교체되어야하며 시스템은 이전 전이가 1 또는 -1인가에 따라 1 또는 -1을 출력한다. 다른 실시예에서는 제로로의 비복귀(NRZ) 변조가 사용된다. 상기 시스템에서, 1은 하이에 해당하고 0은 로우에 해당한다.
이 모든 규칙은 도 2에 도시된 스테이트 다이아그램(125)에서 설명된다. 상기 스테이트 다이아그램은 검출기 구조를 설명하고 입력 비트의 시퀀스에 대해 노이즈없는 출력 시퀀스를 결정하기 위해 사용된다.
도 2의 특정 스테이트 다이아그램(125)은 전체 비율 8-스테이트 기수-2 비터비 검출기(full rate 8-state radix-2 Viterbi detector)를 도시한다. 각 스테이트는 다이아그램(125)의 스테이트 지시자 서클에 근접하게 위치한 스테이트 인덱스(0-7)로 라벨되어 있다. 스테이트 내의 숫자는 시스템으로 입력되는 마지막 세개의 입력 비트를 나타낸다. 스테이트는 브랜치로 연결되어 있고 각 브랜치는 관련 브랜치 메트릭을 가진다. 전형적인 비터비 검출기에서 브랜치 메트릭은 수신된 균등화된 값으로부터 각 브랜치에 대해 목적 값을 감산하여 계산된다. 이 차이는 제곱되고 브랜치 메트릭으로서 사용된다.
비터비 검출기의 각 스테이트는 일반적으로 가산-비교-선택(ACS) 유니트로서 구현되며, 상기 유니트는 일반적으로 알려진 바와 같이, 브랜치가 생성되는 스테이트와 관련된 스테이트 메트릭과 각각의 입력(incoming) 브랜치와 관련된 브랜치 메트릭을 더하고, 두개의 인입 브랜치와 조합된 두 값을 비교하여 최상값을 선택한다. 그러므로, ACS 유니트는 기본적으로 각 브랜치와 관련된 브랜치 메트릭과 상기 브랜치의 해당 경로의 총 메트릭을 더한다. 그 다음 모든 인입 경로로부터의 메트릭들은 비교되고 최상 메트릭을 가진 경로가 선택된다. 이러한 선택은 기본적으로 선택된 이전 스테이트에 대해서 이전 입력 비트 중 하나의 값을 추정한다. 이 값은 이전 스테이트와 관련된 서바이버 메모리(survivor memory)에 저장된다.
도 3에 E2PR4 채널과 같은 고차 PR 타겟에 인가된 상기 비터비 검출기에 의해 마주친 우세 에러 이벤트가 도시되어 있다. 도 3은 파형(126,128,130,132)을 포함한다. 파형(126)은 트리비트(즉, 세개의 연속 전이를 가진 파형)를 도시한다. 파형(128)은 트리비트의 파형(126)이 오른쪽으로 하나의 시간 구간만큼 쉬프트된다. 트리비트 패턴의 파형(126)은 실제적으로 디스크에 기록되지만 쉬프트된 트리비트 패턴의 파형(128)으로서 잘못 판독되는 경우, 에러 이벤트가 발생한다. 파형(128)으로부터 파형(126)을 감산하면 (2,-2,2)값이 산출된다.
파형(130)은 쿼드비트(즉, 네개의 연속 전이를 가진 파형)를 나타낸다. 파형(132)은 디비트(즉, 단지 두개의 연속 전이를 가진 파형)로서 잘못 판독된 쿼드 비트 파형(130)을 나타낸다. 또한, 파형(130)으로부터 파형(132)를 감산하면 (2,-2,2)값이 산출된다. 상기 두개의 에러 이벤트는 두개 이상의 연속 전이를 허용하는 코드에서 에러를 일으키는 두개의 주요 이벤트를 나타낸다. 상술한 바와 같이, 상기 에러 이벤트를 어드레스하기 위해, MTR 코드가 사용된다. 완화된 시간-가변 MTR 코드는 예를 들면 세 개의 전이를 가진 파형을 허용하지만, 이러한 트리비트들이 L 시간 구간마다 한번만 시작하도록 허용한다.
본 발명은 고차 부분 응답 채널과 균등화된 데이터를 검출하는 비터비 타입의 검출기를 제공하는 것이다. 본 발명은 로컬 피드백을 사용하여 최종 심볼간 간섭(ISI)항의 기여(contribution)를 제거함으로써 상기 검출기의 복잡도를 감소시키는 것이다. 이는 1만큼 채널 펄스 응답의 유효 길이를 감소시키며 이에 따라 비터비 검출기에 필요한 스테이트 개수를 반으로 줄인다.
이를 위해, 비터비 검출기는 최종 심볼간 간섭(ISI) 성분의 기여를 제거하기 위해 로컬 피드백을 사용한다. 이는 1만큼 채널 응답의 유효 길이를 줄인다. 그러므로, 관련된 비터비 검출기의 스테이트의 수는 반으로 줄어든다. E2PR4 채널에 대한 본 발명의 구현이 먼저 설명된다.
부분 응답 다항식은 일반적으로 (1-D)(1+D)n의 형태이다. n=3일 때, E2PR4 타겟에 대한 채널 펄스 응답(f(D))은 다음과 같다.
F(D) = 1 + 2D - 2D3 -D4 (방정식. 1)
여기에서 D는 지연 연산자를 나타낸다.
시간 k에서의 채널 출력 샘플(yk)은 다음과 같다.
yk = ak + 2ak-1 - 2ak-3 - ak-4 (방정식.2)
여기에서 ak∈{+/- 1}은 인코딩된 데이터 시퀀스를 나타낸다.
f(D)가 4차 다항식이기 때문에 다섯개의 심볼간 간섭(ISI) 항(즉, L=5)을 갖는다. 그러므로, 통상적인 비터비 검출기에 사용된 알고리즘은 2(5-1) = 16개의 스테이트를 필요로 한다. 상기 통상적인 비터비 검출기의 각각의 스테이트는 (ak-1,ak-2,ak-3,ak-4)로 표현된 과거의 네개 기록 전류 입력 펄스를 나타낸다. 본 발명에 따라 검출기의 구조를 더욱 단순화시키기 위해, 결정 피드백이 E2RP4/DF로 표현된 새로운 검출기 구조를 형성하기 위해 E2PR4 채널에서 구현된다. 상기 검출기 구조에서, ak-4항에 ISI의 기여를 로컬 피드백을 사용하여 수신 샘플로부터 제거하였다. 그러므로, 에러 전파 효과를 무시하면 균등화된 샘플은 다음과 같다.
y'k = yk + ak-4 = ak + 2ak-1 - 2ak-3 (방정식. 3)
이는 방정식 4에 도시된 형태의 유효 채널 디비트 응답을 나타낸다.
g(D) = 1 + 2D - 2D3 (방정식. 4)
위와 같은 새로운 펄스 응답은 단지 네개의 이전의 우선 기록 전류 입력(즉, L=4)을 가지며 이에 따라 3차 다항식으로 표현되기 때문에, E2PR4 채널의 통상적인 비터비 검출기의 경우, 16스테이트보다는 단지 24-1=8개의 스테이트를 가진 스테이트 다이아그램으로 표현된 비터비 검출기가 필요하다. 상기 스테이트 다이아그램은 도 4에 스테이트 다이아그램(134)으로 도시되어 있으며 g(D)에 균등화된 채널에 대한 검출기로 표현된다. 도 2에 도시된 스테이트 다이아그램(125)의 경우, 스테이트 다이아그램(134)의 각각의 스테이트는 해당 스테이트와 근접한 해당 스테이트 인덱스 숫자를 가진다. 스테이트 다이아그램(134)의 각각의 스테이트는 (ak-1,ak-2,ak-3)으로 표현된 채널에 최종 세개의 입력 비트를 나타낸다. 게다가, ak-2값은 해당 PR 다항식에서 제로에 의해 곱해지기 때문에 채널 출력은 아무런 제공도 하지 않는다. 다이아그램(134)의 스테이트들 사이의 모든 브랜치에 대해, 입력 비트 및 최종 채널 출력이 도시되어 있다.
PR4 또는 EPR4와 다르게, E2PR4 다항식의 최종 ISI 항(또는 고차 PR 다항식)을 제거하면 중요한 채널 에너지가 남는다. 예를 들면, E2PR4 다항식의 총 채널 에너지는 각 계수의 제곱의 합인 숫자(10)로 표현될 수 있다. 단지 최종 ISI항을 제거함으로써 채널 에너지를 9까지 줄일 수 있다. 그러므로, 전체 채널 에너지의 10% 감소를 나타낸다.
ak-4항의 효과를 줄이기 위해, 주어진 시간(k)에서 ak-4항은 브랜치 메트릭 계산에 이용할 수 있어야 한다. 그러나, 스테이트 다이아그램(134)에 해당하는 트렐리스를 통하는 경로가 병합되지 않았기 때문에, ak-4 항의 기여를 로컬 피드백을 사용하여 제거할 수 있다. 즉, 스테이트 다이아그램(134)의 각각의 브랜치에 대해, ak-4의 값은 해당 경로의 서바이버 메모리로부터 검색된다. 그러므로, 스테이트(m)으로부터 발생된 브랜치의 경우, 채널 출력은 다음과 같다.
Figure 112000006889599-pct00001
(방정식.5)
여기에서
Figure 112005075284083-pct00002
는 경로(m)과 조합된 서바이버 메모리에 저장된 ak-4의 값을 나타낸다. E2PR4/DF 검출기는 본 발명을 따른다. 브랜치 메트릭은
Figure 112005075284083-pct00003
으로 표현되고 여기에서 m과 n은 과거 및 미래의 스테이트를 각각 나타낸다. 브랜치 메트릭은 다음과 같이 계산될 수 있다.
Figure 112000006889599-pct00004
(방정식.6)
여기에서
Figure 112005075284083-pct00005
는 주어진 브랜치에 대한 해당 목적 값을 나타낸다. 그리고:
Figure 112000006889599-pct00006
(방정식.7)
스테이트 n에 대한 총 메트릭은
Figure 112005075284083-pct00007
으로 표현되며 다음과 같이 계산될 수 있다.
Figure 112000006889599-pct00008
(방정식.8)
여기에서
Figure 112005075284083-pct00009
는 스테이트에 대한 스테이트 메트릭을 나타내며 여기에서 현재 스테이트를 따르는 제 1 경로가 생기며,
Figure 112005075284083-pct00010
는 스테이트에 대한 스테이트 메트릭을 나타내며 여기에서 현재 스테이트를 따르는 제 2 경로가 생긴다.
모든 스테이트에 대한 브랜치 메트릭은 더욱 간단해질 수 있다. 예를 들면, 테이블 1에 본 발명에 따른 E2PR4/DF 검출기에 대한 브랜치 메트릭이 도시되어 있다. 테이블 1은 스테이트 인덱스를 나타내는 다수의 칼럼, 스테이트(ak-1,ak-2,ak-3에 해당하는 입력 비트), 현재 스테이트에 연결된 브랜치를 가지는 제 1 이전 스테이트, ak-4=1이고 ak-4=-1인 스테이트(m1)에서 기인한 브랜치에 대한 브랜치 메트릭과 조합된 목적 값, ak-4=1이고 ak-4=-1인 스테이트(m1)에서 기인한 브랜치에 대한 계산된 브랜치 메트릭, 현재 스테이트를 따르는 브랜치를 가진 제 2 이전 스테이트(m2), ak-4=1이고 ak-4=-1인 브랜치와 조합된 브랜치 메트릭과 목적 값을 가진다. 테이블 1의 표시를 간단히 하기 위해, E2PR4/DF 채널에 대한 모든 가능한 목적 값에 대한 메트릭이 계산되고 다음과 같이 기술된다.
Figure 112005075284083-pct00011
는 해당 목적 값이 d인 브랜치에 대한 메트릭을 나타낸다.
테이블 1
Figure 112000006889599-pct00012
테이블 1에서, 브랜치 메트릭을 간단히 하기위해, y2 k항(모든 브랜치 메트릭에 공통)은 모든 브랜치 메트릭으로부터 감산된다. 최종 브랜치 메트릭은 또한 4로 나눠진다. 계산된 브랜치 메트릭은 +/- yk+1, +/- 2yk+4, +/- 3yk+9로 주어진 6개의 논 제로 브랜치 메트릭이 계산될 필요가 있다는 것을 나타낸다. 각각의 브랜치 메트릭은
Figure 112005075284083-pct00013
값(즉, 경로 m과 조합된 서바이버 메모리에 저장된 제 1 비트)을 계산한다.
E2PR4/DF 채널의 동작을 도시한 스테이트 다이아그램(134)은 MTR=2 코드에 대한 변조 코드 제한을 반영하도록 변경된다. 그러므로, 스테이트(2,5)들 사이의 연결은 MTR=2 코드에서 세개의 전이(트리비트 패턴과 일치하는)는 비합법적이며 제거되는 것을 나타내기 위해 점선으로 도시되어 있다. 이 전이에 해당하는 브랜치 메트릭이 또한 테이블 1에 도시되어 있다. 또한, +로 표시된 테이블 1의 메트릭은 해당 패턴이 이른 시간 구간에서 트렐리스 다이아그램으로부터 제거되었기 때문에 무시할 수 있다. 특히, 스테이트 2로부터 생겨 스테이트 1에서 종결된 브랜치의 경우, ak-4는 1이어야 하며 만일 ak-4=-1이라면 이는 트리비트의 존재에 해당한다. 유사하게, 스테이트 5로부터 생겨 스테이트 6을 따르는 브랜치의 경우 단지 ak-4=-1에 해당하는 메트릭이 필요하다.
시간 가변 MTR 코드의 경우, 스테이트 2와 5사이의 전이는 트리비트의 존재를 허용하기 위해 다른 시간 구간마다 허용된다. +로 표시된 두개의 메트릭은 나머지 시간 구간에서 무시된다.
도 5와 6은 이 방식을 따르는 ak-4항을 계산하는 비터비 검출기(124)의 일부분에 대한 두개의 실시예이다. 도 5에는 현재 스테이트를 따르는 브랜치를 가지는 이전 스테이트(m1,m2)와 조합된 서바이버 메모리가 도시되며 각각 136,138로 지시된다. 도 5에는 또한 입력 멀티플렉서(140,142), 스테이트 m1과 m2에서 각각 생성된 브랜치와 조합된 브랜치 메트릭을 계산하기 위한 브랜치 메트릭 계산 소자(144,146) 및 가산-비교-선택(ACS)소자(148)가 도시되어 있다. 브랜치 메트릭 계산 소자(144)는 가산 소자(150)와 계산 소자(152)를 포함한다. 브랜치 메트릭 계산 소자(146)은 가산 소자(154)와 계산 소자(156)을 포함한다.
브랜치(m1)과 조합된 현재 샘플(yk)은 계산 소자(152)에 제공된다. 스테이트 m1에서 생긴 경로에 대한 브랜치 메트릭을 계산하는데 사용된 목적 값은 가산 소자(150)에 공급된다. 입력 멀티플렉서(140)는 입력으로서 +1,-1값을 가진다. 멀티플렉서(140)의 선택 입력은 이전 스테이트 서바이버 메모리(136)의 신호를 수신한다. 그러므로, ak-4값은 멀티플렉서(140)의 (+/- 1)값 중에서 선택하기 위해 사용된다.
선택된 값은 가산 회로(150)에 공급된다. 가산 회로(150)는 방정식 7을 따라 입력된 값을 결합하며 계산 소자(152)에 그 출력을 공급한다. 계산 소자(152)는 방정식 4와 같이 브랜치 m1과 조합된 브랜치 메트릭을 계산하며 ACS 소자(148)에 브랜치 메트릭을 공급한다. 브랜치(m2)와 조합된 브랜치 메트릭은 유사한 방식으로 계산되며 따라서 자세히 설명하지 않는다.
브랜치 m1과 m2에 조합된 이전 스테이트 메트릭은 또한 ACS 소자(148)의 입력(158,160)으로 각각 공급된다. 이 입력을 기초로, ACS 소자(148)는 조합 스테이트 메트릭과 계산된 브랜치 메트릭을 더하며, 각각의 브랜치에 대해 두 값을 비교하고 최저값을 선택하며 이를 출력(162)에 공급하며, 따라서 스테이트 다이아그램(또는 트렐리스 다이아그램;134)을 통과한 경로의 관련 부분을 선택한다. ACS 소자(148)는 공지된 방식으로 동작한다.
도 6은 본 발명의 제 2 실시예의 보다 자세한 블록 다이아그램이다. 다수의 아이템은 도 5에 도시된 것과 유사하며 동일하게 번호가 부여된다. 그러나, 도 5에 도시된 바와 같이 dk 목적 값으로부터 이를 감산함으로써 ak-4항을 계산하기보단 ak-4항과 조합된 기여는 각 브랜치와 조합된 yk입력으로부터 이를 감산하여 계산된다.
그러므로, yk m1값은 가산 회로(150) 내로의 입력 중 하나로서 공급되고 dk m1항은 계산 소자(152)에 입력으로서 공급된다. 가산 소자(150)의 출력은 방정식 5에 의해 지시된 값을 제공한다. 계산기 소자(152)는 이 값과 목적 값(dk m1)을 기초로 브랜치 메트릭을 계산하며 ACS 소자(148)로의 입력으로서 계산된 브랜치 메트릭을 공급한다. 스테이트 m2로부터 생긴 브랜치에 대한 브랜치 메트릭은 동일 방식으로 계산된다.
상술한 바와 같이, E2PR4 채널에 대한 우세 에러 이벤트는 +/- (2,-2,2)이며, 이는
Figure 112005075284083-pct00014
와 같은 최소 유클리드 거리(dmin)가 된다. MTR 코딩된 채널의 경우, 우세 에러 이벤트는 +/- (2)가되며 이는
Figure 112005075284083-pct00015
의 dmin을 산출한다. 그러므로, 동일 심볼 밀도에서의 두 채널의 경우, MTR 코드는 언코딩된(uncoded) 채널에 대해 2.2dB를 제공한다.
MTR 코드와 관련되어 사용되었을 때, 본 발명에 따른 E2PR4/DF 채널에 대한 우세 에러 이벤트는 +/-형태인 단일 길이 이벤트로 남는다. 그러나, 최소 유클리드 거리는 현재
Figure 112005075284083-pct00016
이다. 이는 동일 심볼 밀도에서 언코딩된 시스템과 비교하여 1.76dB의 코딩 이득을 얻었다는 것을 의미한다. 구현된 이득은 로컬 피드백을 사용하여 ak-4에 ISI의 기여를 소거함으로써 결과된 에러 전파로 인해 다소 적을 것이다. 그러나, E2PR4/DF 채널의 비터비 검출기는 통상적인 E2PR4 채널에 필요한 16스테이트보다 최소한 8개의 스테이트가 필요하다.
도 7에 본 발명에 따른 판독 채널의 다이아그램이 도시되어 있다. 여러 아이템은 도 1과 유사하며 동일하게 번호가 부여된다. 도 7에는 보다 자세히 여러 아이템이 도시되어 있다.
채널은 이득 제어 소자(115), 저역 필터(116), 위상 업데이트 소자(168) 및 이득 업데이트 소자(170)를 포함한다. 상술한 바와 같이, (AGC) 소자(115)는 판독/기록 헤드(114)로부터 판독 신호를 수신한다. AGC 소자(115)는 판독 신호를 기대 범위로 가져오고 판독 신호를 증폭하는 증폭기의 이득을 조절하기 위해 공지된 방식으로 동작한다. 저역 필터(116)는 증폭된 판독 신호의 고주파 노이즈 성분을 거부하며, 공지된 방식으로 앨리어싱을 방지한다. 위상 업데이트 소자(168)와 이득 업데이트 소자(170) 블록에 FIR 필터(122)의 신호가 공지된 방식으로 루프 이득 및 샘플 타이밍을 적절히 조절하도록 사용되는 것이 도시되어 있다.
FIR 필터(122)는 제 1 FIR 필터 소자(172) 제 2 FIR 필터 소자(174), 및 FIR 적응 소자(176)를 포함한다. E2PR4 채널을 나타내는 PR 다항식은 (1+2D+D2)의 형태인 다항식에 의해 (1-D)의 형태인 PR4 다항식으로 표현될 수 있다. 그러므로, FIR 필터 소자(172)는 PR4 채널 타겟과 입력 신호를 동일하게 하도록 구성된다. FIR 필터 소자(172)의 출력은 (1+2D+D2) 타겟과 소자(172)의 출력을 균등화시키는 제 2 FIR 필터 소자(174)에 공급된다. 이 효과는 균등화된 샘플을 가진 비터비 검출기(124)를 제공하며, 이는 E2PR4 다항식과 관련된 PR 다항식과 균등화된다.
FIR 적응 소자(176)는 바람직하게 공지된 방식으로 최소-평균-제곱(LMS) 알고리즘을 구현한다. 즉, FIR 적응 소자(176)는 에러 제곱과 같은 소정의 파라미터를 기초로 최적 계수값을 얻기위해 계수를 적응시킨다. 이렇게 하는 가운데, FIR 적응 소자(176)는 에러 제곱을 최소화시키는 계수 값을 얻을 수 있다.
단순화된 비터비 검출기는 또한 E3PR4와 같은 고차 PR4 채널에 대해 구현될 수 있고, 그 결과 E3PR4 DF/채널 검출기가 된다. E3PR4 채널에 대한 펄스 응답은 다음과 같다.
f(D) = 1 + 3D + 2D2 - 2D3 - 3D4 - D5 (방정식. 9)
상술한 다항식의 최종 ISI 성분(D5 성분)의 제거는 검출기 성능에 보다 더 적은 영향을 미친다. 이는 채널 펄스 응답 에너지의 보다 적은 퍼센트가 감산되기 때문이다. 사실, 상기 항목을 제거하는 것은 총 채널 에너지의 단지 1/28만을 감소시킨다. 언코딩된 E3PR4 채널에 대한 최소 유클리드 거리는 트리비트 에러 이벤트가
Figure 112005075284083-pct00017
인 것에 기인한다. MTR 코드의 경우, dmin은 언코딩된 시스템에 대해 대략 3.68DB의 이득을 나타내는
Figure 112005075284083-pct00018
로 감소된다. 상기 이득은 E3PR4/DF 채널에 대해 대략 3,52DB로 감소되고 그에 따라 최소 거리가 현재
Figure 112005075284083-pct00019
이다. 또한, 이득은 에러 전파 효과에 따라 다소 낮아질 수 있다. 그러나, 통상적인 E3PR4 채널 대신 E3PR4/DF 채널을 구현시킴으로써 32개의 스테이트가 아닌 단지 16개의 스테이트만 필요한 비터비 검출기가 된다.
상기 16개의 스테이트 E3PR4/DF 트렐리스에 대한 브랜치 메트릭은 테이블 2에 기입되어 있다. MTR=2 변조 코드를 위반하는 브랜치는 테이블에 다시 표시된다. 특히, +/- (1,-1,1,-1)로 표시된 두 스테이트는 트렐리스 구조로부터 제거된다. TV-MTR 코드의 경우, 트렐리스 구조는 제거되며 이에 따라 교대되는 시간 구간에서 트리비트가 존재하게 된다. 특히, 두 스테이트는 다른 시간 구간마다 제거된다. 동일한 시간 구간에서, +로 표시된 다른 브랜치 메트릭은 또한 MTR 제약의 이른 구현이 상기 패턴의 발생을 방해하기 때문에 무시될 수 있다.
테이블 2
Figure 112000006889599-pct00020
Figure 112000006889599-pct00021
테이블 2에 나타난 E3PR4/DF 채널은 12 논-제로 브랜치 메트릭의 계산을 필요로 한다. (+/- yk+1, +/- 2yk+4, +/- 3yk+9, +/- 4yk+16, +/- 5yk+25, +/- 6yk+36) 로 주어진 브랜치 메트릭은 각 시간 구간에서 E3PR4/DF 비터비 검출기에 대해 계산될 필요가 있다.
단순화된 비터비 검출기는 기수-4 비터비 검출기 구현에 사용될 수 있거나 따른 유사한 구현에 사용될 수 있다. 여기에서 시간 가변 코드 제약은 시간-불변 구조를 가진 검출기에서 구현된다. 예를 들어, TV-MTR 코드를 가진 채널에 사용된 비터비 검출기는 원래 시간 가변적이다. 시간-불변 검출기를 구성하는 한가지 방법은 각 단계에서 수신된 샘플의 샘플을 처리하는 것이며 M은 짝수인 정수이다. 검출기는 1/M의 클록율에서 동작하며 각 처리 단계에서 M 비트를 산출한다. 짝수와 홀수 시간에서의 코드 제약은 비터비 검출기와 조합된 트렐리스 구조의 처리 단계마다 실시될 수 있다. 균등화된 샘플의 블록 처리는 비터비 검출기를 단순화시키기위해 상술한 기술을 사용할 때 추가 이점을 가진다. 이는 샘플이 두개 이상의 샘플율에서 동시에 처리되기 때문에 로컬 피드백으로 감산된 ISI 기여(E2PR4 채널의 ak-4항 값)가 공지되어 있기 때문이다.
이 문제를 더욱 자세히 설명하기 위해 TV-MTR 코딩된 E2PR4/DF 채널에 대한 기수-4(즉 M=2) 구조를 살펴본다. 전율 검출기(full rate detector)의 경우, 시간 k-1에서, 트리비트의 존재가 허용된다. 그러므로, 스테이트 2와 5 사이의 전이(도 4에 도시됨)가 허용된다. 다음 시간 구간에서 상기 두 브랜치는 트리비트 패턴이 허용되지 않기 때문에 제거된다. 기수-4 구조에서, 트렐리스는 시간 k-1과 k에서 동시에 샘플을 처리하도록 구성된다. 일반적으로, 비터비 검출기의 각 ACS 유니트는 네개의 브랜치에서 동작한다.
그러나, 스테이트 2와 5로 들어오는 두개의 브랜치는 시간 k에서 시작하는 트리비트를 가리키는 브랜치를 포함한다. 상기 두개의 메트릭은 제거되고 TV-MTR 코드 제약을 위반하기 때문에 계산될 필요가 없다. 그러므로, 상기 두개의 스테이트에 대한 ACS 유니트는 단지 두개의 브랜치에서 동작한다. 게다가, 최종 ISI 항과 조합된 기여를 제거하기 위해 시간 k-1에서 로컬 피드백을 사용하면 각 스테이트에 대한 항(ak-5)의 값은 조합 트렐리스 경로에서 서바이버 메모리로부터 가져올 필요가 있다. 시간 k에서, ak-4값은 각 브랜치에 대해 고유하게 취해지고 메트릭 계산에 사용될 수 있다.
테이블3
Figure 112000006889599-pct00022
테이블 3에 E2RP4/DF 채널의 기수-4 구현에 대한 브랜치 메트릭이 도시되어 있다. 상기 채널에 대한 비터비 검출기의 전체율 구현에서 스테이트의 수는 16과 14 사이에서 스위칭한다. 기수-4 구현에서, 14-스테이트 시간-불변 검출기는 구성될 수 있다. 유사한 블록 처리 동작은 E3PR4/DF 검출기에 적용될 수 있으며 다른 고차 채널에 쉽게 확장될 수 있고 M이 2보다 큰 경우로 확장될 수 있다.
테이블 4
Figure 112000006889599-pct00023
테이블 4는 스테이트수, 경로 메트릭, 및 본 적용에서 설명된 MTR-코딩된 채널과 여러 RLL에 대한 논-제로 브랜치 메트릭을 비교한다. RLL EPR4 채널에 대한 필요 조건은 또한 비교를 위해 도시되어 있다. RLL 코드는 0과 k가 연속된 부분들 사이에서 제로의 최소 및 최대 수를 각각 나타내는 (0,k)로서 지정되어 있다. 시간-가변 MTR 코드는 상기 기록이 2와 3사이에서 전이의 최대수를 교대시키는 사실을 강조하는 (2/3; k)으로 지정된다. k는 연속된 부분들 사이에서 제로의 최대수를 나타낸다. 테이블 4의 단일 별표는 트리비트의 존재에 따라 조합된 트렐리스 구조로부터 제거되는 두개의 브랜치를 도시한다. 테이블 4의 이중 별표는 조합된 트렐리스 구조로부터 교대되는 시간 구간에서 제거되는 두개의 브랜치를 나타낸다.
테이블 4에 나타난 바와 같이, 본 발명에 따른 검출기를 단순화시킨 결정 피드백은 RLL 코드 채널에 대해 반으로 스테이트 수를 줄이며, 그리고 MTR 코드 채널에 대해서는 거의 반으로 스테이트 수를 줄인다.
그러므로, 본 발명은 조합된 채널 에너지를 크게 줄이지 않고 고차 PR4 채널의 복잡도를 크게 감소시킨다. 채널 펄스 응답에서 마지막 ISI항의 기여를 제거함으로써 조합 비터비 검출기의 스테이트수는 일반적으로 반으로 줄며 채널 에너지는 단지 약간 줄어든다.
본 발명은 ISI항을 포함하는 다항식으로 표현된 채널 펄스 응답을 가진 자기 저장 채널(100)로부터 수신된 데이터를 검출하기 위한 검출기(124)를 포함한다. 검출기는 조합 브랜치 메트릭을 가진 브랜치로 연결된 스테이트를 가진 트렐리스 구조(134)와 관련된 비터비 검출기(124)를 포함한다.
일 실시예에서, 비터비 검출기(124)는 ISI항(ak-4항)중 소정의 하나와 조합된 브랜치 메트릭으로의 기여를 제거함으로써 다수의 브랜치 각각과 조합된 브랜치 메트릭을 계산하도록 구성된 브랜치 메트릭 계산기 소자(144)를 포함한다.
다른 실시예에서, 자기 저장 채널(100)은 균등화된 샘플을 제공하기 위해 다항식으로 표현된 채널 펄스 응답 타겟으로 수신된 데이터를 균등화시키는 이퀄라이저(122)를 포함한다. 비터비 검출기는 브랜치 메트릭 계산기 소자(144)에 결합된 소정의 ISI 피드백 소자(136,140)를 포함한다. 이퀄라이저(122)는 입력 데이터 샘플을 수신하고 이전에 다수 시간 구간에서 수신된 샘플의 ISI 효과에 대한 입력 샘플, 즉 다항식의 차수에 대응하는 수를 수용하도록 조절된 값을 가진 균등화된 샘플을 제공한다. 브랜치 메트릭 계산기 소자(144)는 브랜치 메트릭을 계산하기에 앞서 균등화는 샘플 상의 ISI 영향을 제거한다.
본 발명은 ISI항을 포함하는 다항식으로 나타난 채널 펄스 응답 타겟을 가진 자기 저장 채널(100)로부터 수신된 데이터를 검출하는 방법으로서 구현될 수 있다. 이 방법은 조합 브랜치 메트릭을 가진 브랜치에 의해 연결된 다수의 스테이트를 가진 트렐리스 구조(134)에 대응하는 비터비 검출기(124)를 제공하는 것을 포함한다. 이 방법은 또한 균등화된 데이터 샘플을 수신하며 채널 펄스 응답 타겟과 균등화되며, 소정의 ISI항과 조합된 브랜치 메트릭으로의 기여를 제거하여 다수의 브랜치의 각각과 조합된 브랜치 메트릭을 계산하는 것을 포함한다.
일 실시예에서, 이 방법은 균등화된 샘플과 브랜치 메트릭과 조합된 목적 값을 결합하며 결합 단계 이전에 균등화된 샘플로부터 소정의 ISI 항을 제거하여 브랜치 메트릭을 계산한다.
다른 실시예에서, 목적 값과 소정의 ISI항을 결합하는 단계는 목적 값으로부터 소정의 항을 감산하는 단계를 포함한다.
다른 실시예에서, 균등화된 샘플은 입력 데이터 샘플을 기초로 하며 균등화된 샘플은 L 시간에 이전에 수신된 샘플의 ISI 효과에 대한 입력 샘플을 수용하도록 조절된 값을 가진다. 여기에서 L은 다항식의 차수이다. 상기 실시예에서, 브랜치 메트릭을 계산하는 단계는 균등화된 샘플에 영향을 미치는 ISI를 제거하는 단계를 포함한다.
본 발명의 이점 및 특성은 본 명세서에만 제한되지 않으며 본 발명의 사상 및 영역 내에서 당업자는 변용이 가능하다. 예를 들면, 특정 엘리멘트는 본 발명의 사상 및 정신에 벗어나지 않고 실질적으로 동일 기능을 유지하면서 코드 제약과 특정 채널 펄스 응답 타겟에 따라 변경될 수 있다.

Claims (10)

  1. 심볼간 간섭(ISI)항들을 포함하는 다항식으로 표현되는 채널 펄스 응답을 갖는 자기 저장 채널로부터 수신된 데이터를 검출하기 위한 검출기로서,
    조합된 브랜치 메트릭들(branch metrics)을 갖는 브랜치들에 의해 연결된 스테이트들을 가진 트렐리스(trellis) 구조에 해당하는 비터비 검출기를 포함하고,
    상기 비터비 검출기는, 4차 이상의 다항식에서 ISI항들 중 적어도 하나와 조합된 브랜치 메트릭들로의 기여(contribution)를 제거함으로써 다수의 브랜치들 각각과 조합된 브랜치 메트릭들을 계산하도록 구성된 브랜치 메트릭 계산기 소자를 포함하는, 데이터 검출기.
  2. 제 1 항에 있어서,
    상기 자기 저장 채널은 균등화된 샘플을 제공하기 위해, 다항식으로 표현된 채널 펄스 응답 타겟에 수신되는 데이터를 균등화시키는 이퀄라이저를 포함하며, 상기 비터비 검출기는 상기 브랜치 메트릭 계산기 소자에 결합된 ISI항 피드백 소자를 포함하는 것을 특징으로 하는 데이터 검출기.
  3. 제 2 항에 있어서,
    상기 ISI항 피드백 소자는 상기 브랜치 메트릭 계산기 소자에 ISI항을 제공하도록 구성되는 것을 특징으로 하는 데이터 검출기.
  4. 제 3 항에 있어서,
    상기 이퀄라이저는 입력 데이터 샘플을 수신하고, 다수의 시간 주기들 이전에 수신되는 샘플들의 ISI 영향에 대한 입력 샘플을 수용하도록 조절된 값을 가진 균등화된 샘플을 제공하며 - 상기 다수는 상기 다항식에서의 ISI항들의 개수에 해당함 - ,
    상기 브랜치 메트릭 계산기 소자는 브랜치 메트릭을 계산하기에 앞서, 상기 균등화된 샘플 상의 ISI 영향을 제거하는 것을 특징으로 하는 데이터 검출기.
  5. 심볼간 간섭(ISI) 항들을 포함하는 고차 다항식으로 표현된 채널 펄스 응답타겟을 갖는 자기 저장 채널로부터 수신된 데이터를 검출하기 위한 검출기로서,
    조합된 브랜치 메트릭들을 가진 브랜치들에 의해 연결된 다수의 스테이트들을 갖는 트렐리스 구조에 해당하는 비터비 검출기를 포함하고,
    상기 비터비 검출기는, 4차 이상의 다항식에서 ISI항들 중 소정의 하나와 조합된 브랜치 메트릭들로의 기여를 제거함으로써 상기 다수의 브랜치들 각각과 조합된 브랜치 메트릭들을 계산하도록 구성된 브랜치 메트릭 계산기 소자를 포함하며,
    상기 데이터는 심볼로 인코딩되고, 상기 채널은 심볼간 최소 거리를 나타내는 채널 에너지를 나타내며, 상기 각각의 ISI항은 채널 에너지에 기여하고, 상기 채널 에너지의 대부분은 상기 소정의 ISI항을 제거한 후에도 남아있는, 데이터 검출기.
  6. 제 5 항에 있어서,
    상기 소정의 ISI항 제거는 임의의 다른 ISI항을 제거하는 것과 동일한 정도의 적어도 적은 양만큼 채널 에너지를 감소시키는 것에 해당하는 것을 특징으로 하는 데이터 검출기.
  7. 제 6 항에 있어서,
    상기 소정의 ISI항은 상기 다항식에서 최고차 항에 해당하는 것을 특징으로 하는 데이터 검출기.
  8. 심볼간 간섭(ISI) 항들을 포함하고 4차 이상의 다항식으로 표현되는 채널 펄스 응답 타겟을 가진 자기 저장 채널로부터 수신된 데이터를 검출하는 방법으로서,
    조합된 브랜치 메트릭들을 가진 브랜치들에 의해 연결된 다수의 스테이트들을 가진 트렐리스 구조에 해당하는 비터비 검출기를 제공하는 단계;
    4차 이상의 다항식으로 표현되는 채널 펄스 응답 타겟으로 균등화되는 균등화된 데이터 샘플을 수신하는 단계; 및
    상기 ISI항들 중 소정의 하나와 조합된 브랜치 메트릭들로의 기여를 제거하여, 상기 다수의 브랜치들 각각과 조합된 브랜치 메트릭들을 계산하는 단계
    를 포함하는 데이터 검출 방법.
  9. 제 8 항에 있어서, 상기 계산 단계는,
    상기 균등화된 샘플을 상기 브랜치 메트릭에 조합된 목적 값과 결합시키는 단계; 및
    상기 결합 단계 이전에, 상기 균등화된 샘플로부터 소정의 ISI항을 제거하는 단계를 포함하는 것을 특징으로 하는 데이터 검출 방법.
  10. 제 8 항에 있어서, 상기 계산 단계는,
    상기 균등화된 샘플을 상기 브랜치 메트릭에 조합된 목적 값과 결합시키는 단계;및
    상기 결합 단계 이전에, 상기 소정의 ISI항을 상기 목적 값에 대해 조정하기 위해 상기 소정의 ISI항을 상기 목적 값과 결합시키는 단계를 포함하는 것을 특징으로 하는 데이터 검출 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535552B1 (en) * 1999-05-19 2003-03-18 Motorola, Inc. Fast training of equalizers in discrete multi-tone (DMT) systems
US7404131B2 (en) * 2001-01-22 2008-07-22 Maxtor Corporation High efficiency, error minimizing coding strategy method and apparatus
US6771442B2 (en) 2001-06-29 2004-08-03 Infineon Technologies Ag Off-track interference emulator
US6788482B2 (en) * 2001-06-29 2004-09-07 Infineon Technologies Ag Method and apparatus for Viterbi detector state metric re-normalization
US7522678B2 (en) * 2002-04-18 2009-04-21 Infineon Technologies Ag Method and apparatus for a data-dependent noise predictive viterbi
US7346836B2 (en) * 2002-07-12 2008-03-18 Stmicroelectronics, Inc. E2PR4 viterbi detector and method for adding a branch metric to the path metric of the surviving path while selecting the surviving path
US7290200B2 (en) * 2002-07-12 2007-10-30 Stmicroelectronics, Inc. E2PR4 viterbi detector and method for adding a branch metric to the path metric of the surviving path after selecting the surviving path
US7158324B2 (en) * 2004-09-20 2007-01-02 Guzik Technical Enterprises Self-adjusting PRML receiver
US7430084B2 (en) * 2004-12-03 2008-09-30 International Business Machines Corporation Magnetic tape read channel signal values developed employing intermediate bits of the path memory of a PRML viterbi detector
US8199800B2 (en) * 2008-08-04 2012-06-12 Seagate Technology Llc Off-track aware equalizer design for bit-patterned media
US8077764B2 (en) * 2009-01-27 2011-12-13 International Business Machines Corporation 16-state adaptive noise predictive maximum-likelihood detection system
US9177596B2 (en) 2012-03-29 2015-11-03 Panasonic Intellectual Property Management Co., Ltd. Decoding device and decoding method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502735A (en) * 1991-07-16 1996-03-26 Nokia Mobile Phones (U.K.) Limited Maximum likelihood sequence detector
US5521945A (en) * 1995-06-30 1996-05-28 Quantum Corporation Reduced complexity EPR4 post-processor for sampled data detection

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2117164B (en) 1982-02-25 1985-09-04 Racal Recorders Ltd Automatic calibration arrangement for a tape recorder
US4571734A (en) 1983-08-05 1986-02-18 International Business Machines Corporation Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel
US4802174A (en) * 1986-02-19 1989-01-31 Sony Corporation Viterbi decoder with detection of synchronous or asynchronous states
US5121262A (en) 1989-10-12 1992-06-09 Conner Peripherals, Inc. Disk drive system employing adaptive read/write channel controls and method of using same
JPH03195129A (ja) 1989-12-22 1991-08-26 Mitsubishi Electric Corp 最尤系列推定装置
JP2637591B2 (ja) 1990-01-22 1997-08-06 松下電器産業株式会社 位置認識装置及びその方法
JP2693256B2 (ja) 1990-05-25 1997-12-24 富士通株式会社 記録装置用ビタビ等化器及び記録装置
US5311376A (en) 1991-06-11 1994-05-10 Western Digital (Singapore) Pte Information detecting system
WO1993002844A1 (en) 1991-07-26 1993-02-18 Peter Campbell Pty. Ltd. Improved blade shaft drive for machines having rotary cutting or abrading tools
US5291499A (en) 1992-03-16 1994-03-01 Cirrus Logic, Inc. Method and apparatus for reduced-complexity viterbi-type sequence detectors
JP3258067B2 (ja) 1992-03-25 2002-02-18 株式会社東芝 最尤系列推定方式
US5392295A (en) 1992-07-30 1995-02-21 International Business Machines Corporation Error measurement circuit
US5341249A (en) 1992-08-27 1994-08-23 Quantum Corporation Disk drive using PRML class IV sampling data detection with digital adaptive equalization
US5341387A (en) 1992-08-27 1994-08-23 Quantum Corporation Viterbi detector having adjustable detection thresholds for PRML class IV sampling data detection
JP3470341B2 (ja) 1992-11-13 2003-11-25 ソニー株式会社 ディジタル信号再生回路
JP2522142B2 (ja) * 1992-12-25 1996-08-07 日本電気株式会社 ビタビ復号器の同期検出方式
US5349608A (en) 1993-03-29 1994-09-20 Stanford Telecommunications, Inc. Viterbi ACS unit with renormalization
US5383064A (en) 1993-04-13 1995-01-17 Wangtek, Inc. Automatic closed loop adjustment of analog read signals under microprocessor control
US5390198A (en) 1993-05-26 1995-02-14 The Boeing Company Soft decision viterbi decoder for M-ary convolutional codes
US5521767A (en) 1993-09-17 1996-05-28 Quantum Corporation Optimized equalizer system for data recovery and timing extraction in partial response read channels
US5454014A (en) 1993-11-16 1995-09-26 At&T Corp. Digital signal processor
US5355261A (en) 1993-12-20 1994-10-11 Guzik Technical Enterprises, Inc. Method and apparatus for measuring error rate of magnetic recording devices having a partial response maximum likelihood data detection channel
US5576707A (en) 1994-06-10 1996-11-19 Cirrus Logic, Inc. Method and apparatus for detecting and decoding data in a PRML class-IV digital communication channel
US5583889A (en) * 1994-07-08 1996-12-10 Zenith Electronics Corporation Trellis coded modulation system for HDTV
US5502935A (en) * 1994-07-18 1996-04-02 Demmer; Albert J. Roof to ceiling skylight apparatus
AU3364295A (en) 1994-08-10 1996-03-07 Maxtor Corporation A tuned viterbi detector and equalizer system
US5586128A (en) 1994-11-17 1996-12-17 Ericsson Ge Mobile Communications Inc. System for decoding digital data using a variable decision depth
US6124992A (en) 1995-02-08 2000-09-26 Seagate Technology Llc System and method for reconstructing a signal wave in a partial response read channel
US5859861A (en) * 1995-06-21 1999-01-12 Hyundai Electronics Ind. Co., Ltd. High speed viterbi decoder
JP3171772B2 (ja) * 1995-08-23 2001-06-04 沖電気工業株式会社 ビタビ復号方法及びビタビ復号装置
US5757855A (en) * 1995-11-29 1998-05-26 David Sarnoff Research Center, Inc. Data detection for partial response channels
US5841478A (en) * 1996-04-09 1998-11-24 Thomson Multimedia, S.A. Code sequence detection in a trellis decoder
US6212661B1 (en) * 1997-08-11 2001-04-03 Seagate Technology, Inc. Static viterbi detector for channels utilizing a code having time varying constraints

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502735A (en) * 1991-07-16 1996-03-26 Nokia Mobile Phones (U.K.) Limited Maximum likelihood sequence detector
US5521945A (en) * 1995-06-30 1996-05-28 Quantum Corporation Reduced complexity EPR4 post-processor for sampled data detection

Also Published As

Publication number Publication date
GB0008664D0 (en) 2000-05-31
JP2001519583A (ja) 2001-10-23
GB2346305B (en) 2002-11-20
DE19882726T1 (de) 2000-09-07
WO1999018658A1 (en) 1999-04-15
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GB2346305A (en) 2000-08-02
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CN1201479C (zh) 2005-05-11
US6201840B1 (en) 2001-03-13

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