KR100567712B1 - 반도체 장치 및 이를 제조하기 위한 방법 - Google Patents

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Abstract

기판과, 기판 상에 형성되고 금속, Si, N, 및 O를 함유한 절연막 -상기 절연막은 금속-금속 결합 및 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 가짐- 과, 상기 절연막 상에 형성된 전극을 포함하는 반도체 장치가 개시되었다.
반도체 디바이스, 고 유전 상수, 게이트 절연막, 금속 실리케이트 막, 누설 전류

Description

반도체 장치 및 이를 제조하기 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 따른, X선 광전자 스펙트로스코피(XPS) 측정 결과, 즉, HfSiON 막의 Hf4f 스펙트럼을 도시한 그래프.
도 2는 본 발명의 일 실시예에 따른, XPS 측정 결과, 즉 HfSiON 막의 Si2p 스펙트럼을 도시한 그래프.
도 3은 Vg=Vf-1(V)인 경우에, HfSiON 막의 등가 산화물 두께(EOT)와 Jg 사이의 관계를 도시한 그래프.
도 4는 HfSiON 막의 산소 원자비(Oat)와 질소 원자비(Nat) 사이의 관계를 도시한 그래프.
도 5는 HfSiON 막의 밴드 갭을 도시한 그래프.
도 6은 전압과 누설 전류간의 관계를 도시한 그래프.
도 7은 본 발명의 일 실시예에 따른 HfSiON 막의 평면 내 X선 회절(XRD)을 도시한 그래프.
도 8은 열처리 후의 HfSiON 막의 단면을 나타내는 투과 전자 현미경(TEM) 이미지.
도 9는 열 처리 후의 또다른 HfSiON 막의 단면을 도시한 TEM 이미지.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50 : p형 실리콘 기판
90 : 게이트 절연막
70 : 소스
80 : 드레인 영역
180 : 게이트 전극
120 : 실리콘 질화막
본 발명은 반도체 디바이스 및 이를 제조하기 위한 방법에 관한 것인데, 더 특정하게는, 고 유전 상수의 절연막을 갖는 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
최근에, 이산화 실리콘막(SiO2 막)을 대체하는 차세대 게이트 절연물로서, Hf 실리케이트막(HfSiO 막)을 포함하는 금속 실리케이트막 등의 고 유전율 막에 대한 기대가 높아지고 있다. Hf 실리케이트막의 유전 상수가 SiO2 막의 유전 상수보다 높기 때문에, Hf 실리케이트막의 등가 산화물 두께(EOT)는, 누설 전류를 억제하 는 데에 충분한 물리적 두께를 유지하면서도 감소될 수 있다.
유효한 얇은 게이트 절연체를 형성하기 위해서, 막의 유전 상수는 되도록이면 큰 값을 갖는 것이 바람직하다. 이런 유전막은 막의 Hf 양을 증가시킴으로써 획득될 수 있다. 그러나, Hf의 양이 과도하게 많아지면, 상 분리와 막의 결정화를 일으켜서 누설 전류를 증가시키는 것으로 알려져 있다.
결정화를 막기 위해, N을 HfSiO에 첨가함으로써 형성된 HfSiON 막을 사용하는 것이 제안되었다(M.R. Visocay et. al., Appli. Phys. Lett., 80, 3183(2002)). 이 제안에 따르면, HfSiO 막 및 HfSiON 막이 N2 분위기 하에서 60초 동안 열처리되었을 때, HfSiO 막이 1000℃ 에서 결정화되는 반면, HfSiON 막이 1100℃에서도 비결정질로 남아 있는 것이 확인되었다.
그러나, 우리의 조사 결과에 따르면, Hf-N 결합이 종래의 방법으로 형성되는 막에 존재하지 않기 때문에, Hf 및 N 모두의 농도를 증가시키는 것은 쉽지 않다는 것이 발견되었다.
따라서, 종래의 HfSiON 막의 Hf/(Hf+Si)의 비(퍼센트)는 최대한으로 잡아도 44%에 불과하다. 따라서, 결정화와 누설 전류를 억제할 수 있는 고 유전 상수를 갖는 HfSiON 막은 아직 실현되지 않았다.
온 축(on-axis) 스퍼터링 방법에 의해 형성된 HfSiON 막이 1% 이하량의 Hf-N결합을 갖는다는 것이 검증되어 있다. 따라서, 많은 양의 Hf 를 포함하는 HfSiON막은 획득될 수 없었다.
이미 설명한 대로, 결정화와 누설 전류의 발생을 억제할 수 있는 고 유전 상수의 HfSiON 막을 형성하는 것은 어렵다.
이런 점을 감안하여, 본 발명은 고 유전 상수를 가져서 누설 전류를 산화물 막보다 낮은 수준으로 감소시키고 결정화를 억제할 수 있는 질소 결합된 금속 실리케이트 막으로 형성된 절연막을 포함하는 반도체 장치를 제공하고, 또한 이런 반도체 장치를 제조하는 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 한 특징에 따르면,
기판과, 기판 상에 형성되고 금속, Si, N, 및 O를 함유한 절연막 -절연막은 금속-금속 결합 및 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 가짐-과, 절연막 상에 형성된 전극을 포함하는 반도체 장치가 제공된다.
본 발명의 또다른 특징에 따르면, 기판과, 기판 상에 형성되고 금속, Si, N, 및 O를 함유한 절연막 -절연막은 비결정질이고 금속-N 결합을 가짐-과, 절연막 상에 형성된 전극을 포함하는 반도체 장치가 제공된다.
본 발명의 또다른 특징에 따르면, 이축 스퍼터링 방법에 의해 기판 위에 금속, Si, N, 및 O를 함유한 절연막을 형성하는 단계 -절연막은 금속-금속 결합 및 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 가짐- 와, 절연막 위에 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다. 본 발명의 다른 특징에 따르면, 이축 스퍼터링 방법에 의해 기판 상에 금속 및 Si를 함유한 비화학량 론적 조성을 갖는 질화막을 형성하는 단계와, 금속-금속 결합 및 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 갖는 절연막을 형성하기 위해 질화막을 산화시키는 단계와, 절연막 위에 전극을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법이 제공된다. 본 발명의 또다른 특징에 의하면, 이축 스퍼터링 방법에 의해 기판 위에 금속 및 Si를 갖는 비화학량론적 조성의 산화막을 형성하는 단계와, 금속-금속 결합 및 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 갖는 절연막을 형성하기 위해 산화막을 질화시키는 단계와, 절연막 위에 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명의 또다른 특징에 따르면, 이축 스퍼터링 방법에 의해 기판 위에 금속 및 Si 를 갖는 비화학량론적 조성의 금속 실리사이드 막을 형성하는 단계와, 금속-금속 결합 및 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 갖는 절연막을 형성하기 위해 금속 실리사이드 막을 산화질화시키는 단계와, 절연막 위에 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명의 실시예가 첨부 도면을 참조하여 설명된다.
집중적인 연구 결과, 본 발명자는 종래의 HfSiON 막의 Hf 및 N 모두를 단순히 증가시키면 앞서 언급한 이유로 누설 전류가 증가한다는 것을 알아내었다.
종래의 HfSiON 막은 Si-N 결합, Si-O 결합, 및 Hf-O 결합을 갖는 절연체이다. 그 조성은 다음의 식으로 나타내어진다.
(HfO2 )x (SiO2 )y (Si3N4 )1-x-y
여기서, 0<x<1, 0<y<1 이다.
N은 Si에만 결합되어 있기 때문에, N의 농도가 증가할 때 Si의 농도도 불가피하게 증가하나, Hf의 농도는 감소한다. 역으로, Hf의 농도가 증가할 때, N의 농도가 감소한다. HfSiON 막의 Hf 및 N 의 둘 모두의 농도를 증가시키기 위한 시도에서, Hf-Hf 결합 및 Hf-Si 결합은 Si-N 결합, Si-O 결합, 및 Hf-O 결합에 부가하여 자연적으로 포함된다. 그러나, Hf-Hf 결합 및 Hf-Si 결합은 금속성 결합이기 때문에, Hf 및 N 농도가 종래의 HfSiON 막에서 단순히 증가할 때 누설 전류가 발생한다.
Hf-N 결합이 Si-N 결합, Si-O 결합, 및 Hf-O 결합에 부가하여 HfSiON 막에 존재할 때, 막의 조성은 다음의 식에 의해 표현된다.
((SiO2 )1-x(Si3N4)x)1-z((HfO2 )1-y(HfNα)y)z
여기서, 0<x,y,z<1, α= 4/3.
상기 조성을 갖는 HfSiON 막에서 Hf 및 N의 농도는 증가될 수 있다. 또한, Hf-Hf 결합 및 Hf-Si 결합과는 다른 Hf-N 결합이 이들이 막 내에 포함된다 하더라도 누설 전류를 증가시키지 않는다는 것이 확인되었다. 그러나, Hf-N 결합의 효과를 획득하기 위해서는, Hf-N 결합이 Hf-Hf 결합 및 Hf-Si 결합의 전체 합보다 더 많을 필요가 있다. Hf-Hf 결합 및 Hf-Si 결합 등의 금속성 결합이 실질적으로 존재하지 않는 것이 더 바람직하다.
그 결과, 누설 전류의 양을 증가시키지 않고서 Hf 및 N의 양을 성공적으로 증가시켜서, 고 유전 상수를 갖는 막의 조성이 가능해진다.
많은 수의 Hf-N 결합을 갖는 HfSiON 막은 이축 스퍼터링(off-axis sputtering) 방법에 의해 형성될 수 있다. 일반적인 온-축(on-axis) 스퍼터링 방법에서 스퍼터링 타깃은 기판을 마주보는 위치에 배치되나, 이축 스퍼터링 방법에서는 스퍼터링 타깃은 기판을 마주보지 않는 위치에 배치되는 데, 더 특정하게는, 기판에 수직한 위치에 배치된다. 이 배치에 따라서, 타깃으로부터의 고가속 이온 및 중성 원자가 막으로 침입하는 것을 방지하는 것이 가능해진다.
더 특정하게는, 온-축 스퍼터링 방법에서, 고 가속 입자 또는 이온이 막 형성 동안에, 거의 직각으로 막에 진입한다. 결합이 충분히 형성되기 전에, 다음 피착이 일어난다. 대조적으로, 이축 스퍼터링 방법에서는, 입자 또는 이온이 막에 진입하지 않는다. 그 결과, 질소 이온은 막 표면으로 확산되고, Si 뿐만이 아니라 Hf에도 결합되어 Hf-N 결합을 얻게 된다.
이온의 형성 및 결합 상태가 막 형성 메커니즘의 차이에 의해 영향받기 때문에, Hf-N 결합을 갖는 HfSiON 막은 이축 스퍼터링 방법에 의해 형성될 수 있다.
이축 스퍼터링 방법에 의해 HfSiON 막을 형성할 때, HfSiON 막은 기판 상에 직접 형성될 수 있다. 더 특정하게 설명하자면, HfSiON 막은 Ar 분위기에서 HfSixOyNz 타깃(모든 결합의 전체량에 기초해 1% 또는 그 이상의 양의 Hf-N 결합을 가짐)을 스퍼터링함으로써 또는 Ar, N2, 및 O2 를 함유한 분위기에서 HfSix 타깃 (x>1)을 스퍼터링함으로써 형성될 수 있다. 대안으로, HfSiON 막은 소정의 분위기 에서, Hf, HfOx, Hf3N4 및 HfNx (x<2)로부터 선택된 적어도 하나의 타깃을 Si, SiOx(x<2), 및 SiNx (x<4/3)로부터 선택된 적어도 하나의 타깃과 조합하여 스퍼터링함으로써 형성될 수 있다. 스퍼터링의 조건은 이것이 이축 스퍼터링인 한은 제한되지 않는다.
HfSiON 막이 열처리를 받았을 때, 항산화막이 미리 HfSiON 막 위에 형성되는 것이 바람직하다. HfSiON 막의 형성 바로 후에, 폴리-Si, 폴리-Ge, 또는 금속을 이용하여 HfSiON 막 상에 연속하여 항산화막이 형성되는 것이 바람직하다. 트랜지스터가 게이트 절연물로서 HfSiON 막을 이용하여 형성되었을 때, 항산화막은 더미 게이트로서 사용될 수 있어서, 나중에 열처리 후에 제거될 수 있다.
HfSiON 막은, 또한 이축 스퍼터링 방법에 의해 비화학량론적(off-stoichiometric) 조성을 갖는 질화(HfSiN) 막을 피착하고 뒤이어 이를 산화시킴으로써 형성될 수 있다. 비화학량론적 조성을 갖는 HfSiN 막은 급속 열 어닐링(RTA), O2 분위기의 대기압에서 스파이크(spike) 어닐링, 플라즈마 산화법, 또는 래디컬(radical) 산화법에 의해 산화될 수 있다. 대안으로, HfSiON 막은 이축 스퍼터링 방법에 의해 비화학량론적 조성을 갖는 HfSiO 막을 피착하고 뒤이어 이를 질화시킴으로써 형성될 수 있다. 질화는 급속 열 질화(RTN), 플라즈마 질화, 래디컬 질화, 또는 N2 분위기에서의 스파이크 어닐링에 의해 실행될 수 있다. 더나아 가, HfSiON 막은 이축 스퍼터링 방법에 의해 비화학량론적 조성을 갖는 HfSi 막을 피착하고, 뒤이어 이를 산화질화(oxynitriding)함으로써 형성될 수 있다. 산화질화 처리는 NO 가스에서 열처리를 함으로써 실행될 수 있다.
비화학량론적 HfSiN 막이 형성되었을 때, 예를 들어, HfSix 또는 HfSiN으로 형성된 타깃이 사용될 수 있다. 대안으로, 스퍼터링은 Hf 또는 HfN으로 형성된 타깃을 Si 또는 SiN으로 형성된 타깃과 조합하여 사용함으로써 소정의 분위기에서 실행될 수 있다.
비화학량론적 HfSiO 막이 형성되었을 때, HfSix(x<1) 또는 HfSixOy(x<1 및 y<2)로 형성된 타깃이 사용될 수 있고, 대안으로, Hf 또는 HfOx 로 만들어진 타깃이 Si 또는 SiOx 타깃과 조합되어 스퍼터링 타깃으로 사용될 수 있다.
각각의 경우에, 비화학량론적 조성을 갖는 막은 산화 처리를 쉽게 하고 산화 온도를 낮추어서 Si 기판의 산화를 억제하기 위해 스퍼터링에 의해 형성될 필요가 있다. HfSiON 막이 형성된 후에, 열처리는 450℃에서 1100℃까지의 온도에서, 진공, O2, N2, H2, 또는 H2/N2 분위기에서 실행되어 막의 결점을 복구하여 막 밀도를 증가시킨다.
비화학량론적 조성을 갖는 HfSi 막이 형성되었을 때, HfSix(x<1)로 형성된 타깃이 사용될 수 있다. 대안으로, Hf로 형성된 타깃을 Si로 형성된 타깃과 조합하여 사용하여 스퍼터링이 실행될 수 있다.
이제, 이축 스퍼터링 방법에 의해 p형 Si(100) 기판 상에서 HfSiN 막을 피착하고 뒤이어 HfSiN 막을 산화시킴으로써 HfSiON 막이 형성되는 한 예가 설명된다.
p형 Si(100) 기판은 SC2(HCL/H2O2/H2O)로 실행되는 공통 세척 공정(표준 세척)을 겪고 이후 HF 처리를 받는다. 다음으로, 기판은 순수에 넣어져서(running pure water) 세척되고 건조되고 이축 스퍼터링 장치에 도입된다.
이축 스퍼터링 장치에서, Hf 타깃 및 Si 타깃은 사용될 기판에 대해 직각이 되도록 미리 개별적으로 준비된다. 이축 스퍼터링 장치로 p형 Si(100) 기판이 도입되고, Hf 및 Si 타깃은 Ar 또는 N2 분위기에서 스퍼터링되어 비화학량론적 조성을 갖는 HfSiN 막을 얻게 된다.
이렇게 피착된 HfSiN 막은 공기로 꺼내어져서 급속 열 어닐링(RTA) 장치에 도입되고, 여기서 RTA가 O2 분위기 하에서 대기압으로 실행되어 HfSiON 막을 형성하게 된다. 이렇게 획득된 HfSiON 막은 시마즈 그룹의 크라토스 분석 회사(Kratos Analytical)에 의해 판매되는 AXIS-ULTRA를 사용하여 X선 광전자 스펙트로스코피(XPS)에 의해 측정된다. 획득된 Hf4f 스펙트럼은 도1의 실선으로 도시되었다. 비교를 위해, HfSiO 막의 Hf4f 스펙트럼이 파선으로 도시되었다. 도1의 스펙트럼에서, 파선의 약 19.7eV 및 18.0eV 에서 나타난 피크는 Hf-O 결합의 존재를 나타낸다. 실선의 피크가 파선의 피크보다 조금 낮은 에너지 지점에 존재하기 때문에, HfSiON 막에서의 Hf-N 결합의 존재는 식별되었다. 약 13eV 및 15eV에서 어떤 피크도 없다는 사실은 금속성 결합(Hf-Si 결합 및 Hf-Hf 결합)이 HfSiON 막에 실질적으로 존재하지 않는다는 점을 분명하게 보여주는 것이다.
XPS의 검출 한계가 1%이기 때문에, Hf-N 결합의 농도가 분자비로 1% 또는 그이상인 점이 발견되었다. HfSiON 막의 결정화를 억제하기 위해서는, Hf-N 결합의 농도는 1% 또는 그 이상이어야만 한다.
더나아가, 러더포드 백스캐터링 스펙트로스코피(Rutherford Backscattering Spectroscopy, RBS) 측정은 HfSiON 막의 Hf/(Hf+Si)의 비가 약 47% 인 것을 보여주었다. Hf-N 결합이 형성되었으므로, Hf는 종래의 경우보다 큰 양으로 포함된다. 설명한 대로, Hf-N 결합은 1 원자% 또는 그 이상으로 함유될 필요가 있고 Hf/(Hf+Si)의 비는 약 47%이다. Hf/(Hf+Si)의 비가 약 47%이기 때문에, HfSiON 막은 15 또는 그 이상의 유전 상수를 갖는다. 이는 캐패시턴스 측정에 기초해 확인되었다.
XPS 측정에 의해 획득된 동일한 전체 HfSiON 막의 Si2p 스펙트럼이 도2에 도시되었다. 도2에서, 약 103eV에서의 피크는 Si-O 결합의 존재를 나타낸다. (103eV보다 낮은 에너지 측에서의) 약 102eV 에서의 피크는 Si-N 결합의 존재를 나타낸다. 약 98eV 에서 100eV 까지에서는 어떤 피크도 없다. 이 사실은 어떤 금속성 결합(Si-Si 결합 및 Hf-Si 결합)도 실질적으로 존재하지 않는다는 점을 보여준다.
도1 및 도2의 결과로부터, Hf-O, Si-O, Si-N 및 Hf-N 결합이 HfSiON 막에 존재한다는 것이 보여졌다. RBS 측정은 N의 함량이 28.5 원자% 또는 그 이상인 것을 보여준다. XPS에 의해 측정된 결과는 보통은 전체 막의 각각의 결합의 함량을 보 여준다.
각각의 결합의 이러한 스펙트럼 피크는 막의 금속/(금속+Si)비에 좌우되어 변화될 수 있다. 따라서, 막의 각각의 결합의 결합 에너지의 위치는 막의 금속/(금속+Si) 비와 이 금속/(금속+Si) 비를 갖는 막의 Hf-O 결합 및 Si-O 결합의 결합 에너지의 위치에 기초하여 판정될 수 있다.
스펙트럼 피크는 또한 에너지 분산형 X선 형광 스펙트로미터(EDX) 또는 전자 에너지 손실 스펙트로스코피(EELS)에 의해 측정될 수 있다.
도3의 그래프는 Vg=Vfb-1 에서의 HfSiON 막의 등가 산화물 두께(EOT)와 누설 전류 밀도 Jg 사이의 관계를 도시하였는데, 여기서, Vg는 게이트 전압이고 Vfb는 플랫(flat) 밴드 전압이다. 그래프는 또한 이미 보고된 결과에 기초하여 SiO2 막 및 종래의 HfSiON 막(Ref. 로 표시됨)의 트렌드 선을 보여준다.
도3의 그래프에서, 누설 전류(Jg)는 EOT가 감소함에 따라 증가하는 경향을 나타낸다. 누설 전류(Jg)는 SiO2 의 경우와 비교할 때 4 승(four order) 정도보다는 큰 규모로 작아지고 종래의 HfSiON 막(Ref.)의 경우와 비교할 때 약 2승 정도로 작아진다. 이는 종래의 HfSiON 막(Ref.)의 Hf/(Hf+Si) 비가 40% 정도로 낮기 때문인 것으로 여겨진다. 특히, (EOT기준으로) 약 0.6nm 두께를 갖는 HfSiON 막으로부터의 누설 전류는 SiO2 막의 것과 비교할 때 약 5 승 정도로 감소된다.
Hf-N 결합이 온 축 스퍼터링 방법에 의해 형성된 종래의 HfSiON 막에 존재하는 지는 식별되지 않았다. 이를 확인하기 위해, HfSiON 막이, Si 와 Hf 타깃이 기판을 마주보는 위치에 배치되었다는 점을 제외하고, 앞서 설명한 방식으로 온 축 스퍼터링 방법에 의해 형성됐다.
이렇게 획득된 HfSiON 막에 대해 XPS 측정을 수행하였다. 그 결과, Hf-N 결합은 검출되지 않았고 Hf-Hf 결합 또는 Hf-Si 결합과 같은 다수의 금속성 결합이 검출되었다. 이때에, HfSiON 막의 Hf/(Hf+Si) 비는 약 39%이고, N의 함량은 약 25원자%이다. Hf/(Hf+Si)비가 약 39%이므로, HfSiON 막의 유전 상수는 약 13이다.
앞에서 설명한 대로, 어떤 Hf-N 결합도 갖지 않는 HfSiON 막에서 큰 누설 전류가 많은 수의 금속성 결합의 존재로 인해 발생되고, 결정화는 불충분한 N 함량으로 인해 일어난다. 더나아가, 유전 상수는 불충분한 Hf 함량 때문에 제한적인 값을 갖는다.
본 발명의 실시예에서의 HfSiON 막은 금속성 결합을 실질적으로 포함하지 않고 Hf-N 결합을 포함하기 때문에, Hf 및 N은 종래의 HfSiON 막과 비교할 때 상당히 많은 양으로 함유된다. 따라서, 유전 상수를 증가시키고, 결정화를 억제하고, 누설 전류를 감소시키는 것이 가능하다.
도4의 그래프는 HfSiON 막 내의 산소 원자비(Oat)와 질소 원자비(Nat) 사이의 관계를 도시하였다. 도시된 대로, HfSiON 막들이 Hf/(Hf+Si)의 비에서 다르기는 하지만, 산소 원자비와 질소 원자비는 대략 직선을 따라 분포된다. 환언하여, (Oat) 및 (Nat)가 다음의 수학식(2)가 나타내는 관계식을 만족시킨다는 조건 하에서 (Oat) 및 (Nat)는 다음의 수학식(1)이 나타내는 관계를 충족시킨다.
[수학식 1]
2(Oat) + 3(Nat) = 4((Siat) + (Hfat))
[수학식 2]
(Oat) + (Nat) + (Siat)+ (Hfat) = 100
(Hfat)가 제로라는 가정 하에서, (Oat) 와 (Nat) 에 의해 만족되는 이 관계는 화학량론적(stoichiometric) 조성을 갖는 SiON 막의 것과 동등하다. SiON 막의 경우에, N(3 배위) 또는 O(2 배위)에 대해 Si는 4 배위를 갖는다. 따라서, (Hfat)가 제로라면, SiON 막은 수학식(1)에 의해 대표되는 조건을 만족시킨다.
따라서, SiON은 화학식(3)에 의해 대표되는 의사 이진(pseudo-binary) 합금(S.V. Hattangady et al., J.Vac.Sci.Technol. A14, 3017(1996))으로 취급될 수 있다.
[화학식3]
(SiO2)x (Si3 N4)1-x
수학식(1)로부터 본 발명의 실시예에 따른 HfSiON 막은 그 중의 Si가 부분적으로 Hf에 의해 대체된 화학식량적 SiON 과 동일하게 취급된다. SiON 막에 대해 화학식(3)에서 표현된 의사 이진 합금 모델로부터 유추해 보면, HfSiON 막은 다음 화학식(4)에 의해 표현되는 의사 4진(pseudo-quaternary) 합금에 의해 표현될 수 있다.
[화학식4]
((HfO2)x (SiO2)1-x)z ((Hf3N4 )y(Si3N4)1-y)1-z
여기서, 0 <x,y,z <1 이다.
화학식(4)에서 x 및 y는 Hf 또는 Si의 어느 쪽에 양호하게는 결합될 때에 O및 N의 자유도를 나타내는 변수이다.
만약 HfSiON가 화학식(4)에 의해 표현된다면, Hf-N 결합은 Hf3N4 의 단 범위 오더의 속성을 갖는다. 이는 특히 주의해야 할 사항이다. HfN이 금속이라는 것은 잘 알려져 있다. HfN이 금속이면, Hf 및 N은 1:1의 비율로 존재한다. 그러나, HfN이 3:4의 비율로 존재하면, 즉, Hf3N4 로 존재하면, 이는 금속이 아니고 절연 재료가 된다(B.O.Johnson et al., J. Mater. Res. 1,442(1986); P. Kroll, Phys. Rev. Lett. 90, 125, 501(2003)).
본 발명의 일 실시예에 따른 HfSiON 막이 Hf1N1 의 합금을 함유한다는 가정하에서, HfSiON 막은 도 4의 Hf3N4 의 하부 쪽에 존재하여야만 한다. 그러나, 실제적으로는, HfSiON 막은 화학식(4)를 만족시키는 Hf3N4 에 의해 표시된 선을 따라 대략적으로 분포한다. 이 사실로부터, HfSiON 막에 포함된 Hf-N 결합은 Hf3N4 와 동일한 유전 결합(dielectric bond)인 것으로 여겨질 수 있다.
단순하게 Hf가 화학식(4)를 만족시키므로, Hf가 Si와 같은 동일한 4 배위를 갖는다고 말할 수는 없다는 점을 주의하라. 이는 N 및 O의 원자가가 Hf에 따라서 변화될 수 있기 때문이다. 더 특정하게는, Hf가 X 배위(X는 4에서 8까지의 값)를 갖고, O 및 N는, 각각 X/2 배위와 3X/4 배위에 설정되면, 화학식(4)에는 어떤 불일치도 없다.
다음으로, HfSiON 막의 밴드 갭 Eg가 반사형 전자 에너지 손실 스펙트로스코피(REELS)에 의해 검사되었다. 그 결과는 도 5에 도시되었다. Hf/(Hf+Si)의 비가 80%이고, 값 (Nat)가 20 및 35% 정도이므로 많은 양의 HF-N 결합이 HfSiON 막에 존재한다. Hf-N 결합이 금속성 결합일 때, 밴드 갭은 제로에 가갑다. 실제적으로, 막의 밴드 갭은 약 3eV 이거나 그 이상이다. 따라서, 본 발명에 따른 HfSiON 막에 포함된 Hf-N 결합이 금속성 결합이 아니고 Hf3N4 와 같은 유전 결합임이 확인되었다.
본 발명의 실시예에 따른 HfSiON 막은 인터페이스층을 통해서 Si 기판 상에 형성될 수 있다. 인터페이스 층이 실질적으로 얇아서 전체 구조의 실질적인 두께를 증가시키지 않도록 형성될 때, 트랜지스터의 성능을 향상시키는 것이 가능하다. 더나아가, 이런 HfSiON 막이 두께 방향으로 균일한 조성을 갖는 것이 항상 필요한 것은 아니다. 많은 수의 Hf-N 결합이 HfSiON 막의 양 표면에 존재할 수 있다. 이런 경우가 바람직한데, 이는 인터페이스층이 더 얇게 만들어질 수 있기 때문이다.
앞서 언급한 이축 스퍼터링 방법에 의해 형성되는 HfSiON 막을 사용하여, Au전극, HfSiON 막, 및 p-Si(100)로 구성된 구조가 형성되고 그 전기적 특성이 검사된다. HfSiON 막의 누설 전류와 전압 사이의 관계는 도6의 그래프에서 도시되었는 데, 여기서 곡선 "a"는 N을 52% 함유하고 Hf/(Hf+Si)의 비가 47%인 HfSiON 막에 대한 결과를 보여 준다. 비교를 위해, 도6에서, 곡선 "b"는 SiO2 막의 누설 전류와 전압 사이의 관계를 나타낸다.
HfSiON 막과 SiO2 막은 실효 두께 2nm로 형성된다. "실효 두께"는 SiO2 막의 유전 상수를 3.9로 간주할 때 추정되는 HfSiON 막의 전기적 두께를 가리킨다. 도6의 그래프에 도시된 결과로부터, HfSiON 막을 흐르는 전류는 모든 전압값에서 1 승에서 2 승 정도만큼 SiO2 막의 것보다 낮은 것을 알 수 있다. 5MV/cm 의 전계가 HfSiON 막에 가해졌을 때, HfSiON 막의 누설 전류는 SiO2 막의 것보다 2 승 정도만큼 작아진다.
앞서 이미 설명한 대로, 어떤 Hf-N 결합도 갖지 않는 종래의 HfSiON 막에서, 이것의 Hf 농도를 충분히 증가시키고 누설 전류를 감소시키는 것은 불가능하였다. 대조적으로, 본 발명의 일 실시예에 따른 HfSiON 막에서는, Hf-N 결합이 금속성 결합보다 더 많이 포함되어 있기 때문에 Hf의 농도는 증가될 수 있다. 따라서, 누설 전류는 고 유전 상수를 유지하면서 감소될 수 있다. 이런 이점은 본 발명에 의해 처음 성취되었다.
비슷하게, 이축 스퍼터링 방법에 의해 형성된 HfSiON 막의 상태는 평면 X선 회절(평면 XRD) 방법에 의해 검사되었다. 그 결과가 도7에 도시되었다. 도7에도시된 XRD 패턴은 어떤 피크도 보여주지 않는다. 이 사실은 어떤 결정화도 일어나지 않았다는 점을 보여준다. 이것으로부터, HfSiON 막의 결정화가 억제되었음을 알 수 있다. HfSiON 막은 1000℃ 또는 그 이상의 고온에서 실행된 열처리 후에조차도 결정화되지 않고 비결정질 상태로 남아 있다.
도 8 및 도 9는 열처리 후의 HfSiON 막의 단면을 보여주는 TEM 이미지이다.
도 8에 도시된 HfSiON 막에서, Hf/(Hf+Si)의 비는 55% 이고, (Nat)의 비는 38원자%이다. 이 막은 그 상에 제공될 수 있는 항산화막 없이 열처리를 받는다. 반면에, 도 9에 도시된 HfSiON 막에서, Hf/(Hf+Si)의 비는 60% 이고, (Nat)의 비는 33원자%이다. 이 막은 그 상에 제공된 항산화막을 구비하여 열처리를 받는다.
도8은 결정화된 HfSiON 막을 보여준다. 약 5nm 두께의 인터페이스층이 Si 기판과 HfSiON 막 사이에서 관측된다. 대조적으로, 도9는 결정화되지 않은 HfSiON 막을 보여준다. Si 기판과 HfSiON 막 사이에 형성된 인터페이스층은 약 1nm 까지의 두께를 갖는다.
도10은 본 발명의 일 실시예에 따른 반도체 장치의 일례인, MOS 트랜지스터의 단면도이다. 본 발명의 실시예의 반도체 장치는 MOS 트랜지스터 및 SOI에만 제한되지 않고 수직 구조의 트랜지스터가 이용될 수도 있다.
도면에 도시된 MOS 트랜지스터에서, 실리콘 열 산화물로 형성된 분리 영역(60)은 p형 실리콘 기판(50) 상에 형성되어 활성 영역을 형성한다. 불순물인 인 함유(phosporous) 재료로 도핑된 소스/드레인 확산 영역(70/80)은 개별적으로 형성된다. 기판이 벌크 실리콘에만 제한되지 않는다는 점을 주의하라. 그 채널 영역이 Si, Ge, SiGe, 또는 화합물 반도체로 형성되기만 한다면, 임의의 기판이 사 용될 수 있다.
소스 및 드레인 확산 영역 사이에 샌드위치된 p형 실리콘 기판(50)의 표면상에는, HfSiON 으로 된 게이트 절연막(90)이 앞서 설명한 방법에 의해 형성되고, 추가로 다결정 실리콘 막에 의해 구성된 게이트 전극(180)이 CVD 법에 의해 형성된다. 게이트 전극(180) 상에는, 실리콘 산화물 막(110)이 CVD 법에 의해 형성된다. 게이트 전극(180)의 측벽 상에는 실리콘 질화물막(120)이 배치된다. 게이트 전극(180)은 TiN, Au, Al, Pt, 또는 Ag 등의 금속으로 형성될 수 있다.
불순물은 어닐링에 의해 활성화되어 소스 및 드레인 영역(70 및 80)을 형성한다. 어닐링은 N2 , Ar, 또는 He, 또는 진공 등의 비활성 가스의 분위기에서 실행된다.
도시되지는 않았지만, 게이트 전극(180) 및 소스/드레인 확산 영역(70 및 80)은 서로 오버랩될 수 있다. 이 경우에, 오버랩된 영역에서, HfSiON 막보다 낮은 유전 상수값을 갖는 SiO2, Si3N4, 또는 SiON 등의 막이 형성될 수 있다.
분리 영역(60) 및 실리콘 산화물 막(110) 상에, 실리콘 산화물막으로 형성된 층간 절연막(130)이 배치된다. 소스 및 드레인 영역 상에는, 배선으로 기능하는 알루미늄 전극(140)이 실리사이드 막(150)을 경유해 형성된다. 이런 구조는 다음과 같이 형성된다. 실리콘 산화물 막은 분리 영역(60) 및 실리콘 산화물막(110)을 갖는 기판(50)의 전체 표면 상에 형성되어 층간 절연막(130)을 형성한다. 다음으로, 콘택트 홀이 형성되고, 이후 알루미늄 막이 스퍼터링에 의해 피착되고, 뒤이어 이를 패턴화하게 된다.
도10에 도시된 MOS 트랜지스터는 금속성 결합의 것보다 더 많은 양의 Hf-N 결합을 갖는 HfSiON 막으로 형성된 게이트 절연막(90)을 포함한다. 이 때문에, 1000℃ 또는 그 이상의 고온 공정이 실행된다 하더라도, 귀결되는 MOS 트랜지스터는 게이트 절연막의 누설 전류가 낮게 억제되면서도 양호한 동작 특성을 보인다.
금속성 결합보다 더 많은 양의 Hf-N 결합을 갖는 HfSiON 막은, 게이트 전극 사이의 절연막으로서, 비휘발성 메모리 디바이스의 터널 절연막으로서, 또는 CMOS 트랜지스터의 게이트 절연막으로서 사용될 수 있다. 이 경우에, 동일한 효과가 획득될 수 있다. 더나아가, HfSiON 막이 캐패시터의 캐패시터 절연막으로서 사용될 때, 이것의 실질적인 막 두께는 누설 전류를 억제하면서도 감소될 수 있다.
앞서의 설명에서, 질소-함유 금속 실리케이트 막이 HfSiON 막을 한 예로 하여 설명되었다. 그러나, 본 발명은 HfSiON 막에만 제한되지 않는다. 동일한 논리가 ZrSiON 막에도 적용될 수 있고, 동일한 효과가 획득될 수 있다. 더나아가, Hf가 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu 등의 란탄 계열 원소로 대체되었을 때, 동일한 효과를 획득하는 질소-함유 금속 실리케이트막이 획득될 수 있다.
본 발명에 따르면, 앞서 설명한 대로, 막의 결정화를 억제할 수 있는 질소 함유 금속 실리케이트 막으로 형성된 절연막을 갖고, 충분히 높은 유전 상수를 나타내며, 산화물 막보다 누설 전류가 감소된 반도체 장치를 제공하고 또한 이 반도 체 장치를 제공하는 방법을 제공하는 것이 가능하다.
본 발명은 MOS 트랜지스터 등의 반도체 장치의 신뢰성을 향상시키며, 특별한 산업적 가치를 창출해 내는 것을 가능케 한다.
추가의 이점 및 변형물이 당업자에게 쉽게 인지될 수 있다. 따라서, 광의의 본 발명은 여기 보여지고 설명된 상세 사항과 예시적 실시예에만 제한되지 않는다. 따라서, 첨부된 청구범위와 이들의 균등물에 의해 정의된 일반적 발명 개념의 사상 및 범위를 벗어나지 않고서 여러가지의 변형물이 만들어질 수 있다.

Claims (23)

  1. 기판과;
    상기 기판 위에 형성되고 금속, Si, N 및 O를 함유하는 절연막 -상기 절연막은 금속-금속 결합과 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 함유함- 과;
    상기 절연막 위에 형성된 전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 절연막 내의 상기 금속-N 결합의 함유량은 1 원자% 또는 그 이상인 반도체 장치.
  3. 제1항에 있어서, 상기 절연막 내의 상기 금속의 함유량은 상기 금속과 Si의 총량에 기초하여 47 원자% 또는 그 이상인 반도체 장치.
  4. 제1항에 있어서, 상기 절연막 내에 함유된 상기 금속은 Zr, Hf 및 란탄 계열 금속으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 금속은 Hf이고, 상기 절연막은 Si-O, Si-N, Hf-O 및 Hf-N 결합을 함유하는 반도체 장치.
  6. 제5항에 있어서, 상기 절연막은,
    ((SiO2)1-x(Si3N4)x)1-z((HfO2 )1-y(HfNα)y)z의 화학식으로 표현된 조성을 갖고, 상기 화학식에서 0<x, y, z <1이고, α=4/3인 반도체 장치.
  7. 제1항에 있어서, 상기 기판은 개별적으로 형성된 불순물 확산 영역들을 갖고 상기 절연막은 상기 불순물 확산 영역들 사이에 형성된 게이트 절연막이고, 상기 전극은 게이트 전극인 반도체 장치.
  8. 기판과;
    상기 기판 위에 형성되고 금속, Si, N 및 O를 함유하는 절연막 -상기 절연막은 비결정질(amorphous)이고 금속-금속 결합과 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 함유함- 과;
    상기 절연막 위에 형성된 전극
    을 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 절연막 내의 상기 금속-N 결합의 함유량은 1 원자% 이상인 반도체 장치.
  10. 제8항에 있어서, 상기 절연막 내에 함유된 상기 금속은 Zr, Hf 및 란탄 계열 금속으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 금속은 Hf이고, 상기 절연막은 Si-O, Si-N, Hf-O 및 Hf-N 결합을 함유하는 반도체 장치.
  12. 제11항에 있어서, 상기 절연막은,
    ((SiO2)1-x(Si3N4)x)1-z((HfO2 )1-y(HfNα)y)z의 화학식으로 표현된 조성을 갖고, 상기 화학식에서 0<x, y, z <1이고, α=4/3인 반도체 장치.
  13. 기판 위에 이축 스퍼터링 방법(an off axis sputtering method)에 의해 금속, Si, N 및 O를 함유하는 절연막을 형성하는 단계 -상기 절연막은 금속-금속 결합과 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 함유함- 와;
    상기 절연막 위에 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 전극을 형성한 후에, 상기 전극을 마스크로 하여 상기 기판 내에 불순물을 도핑하여 불순물 확산 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 기판 위에 이축 스퍼터링 방법에 의해 금속과 Si를 함유하는 비화학량론적 조성(off-stoichiometric composition)을 갖는 질화막을 형성하는 단계와;
    상기 질화막을 산화시켜 금속-금속 결합과 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 함유하는 절연막을 형성하는 단계와;
    상기 절연막 위에 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 전극을 형성한 후에, 상기 전극을 마스크로 하여 상기 기판 내에 불순물을 도핑하여 불순물 확산 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  17. 기판 위에 이축 스퍼터링 방법에 의해 금속과 Si를 함유하는 비화학량론적 조성을 갖는 산화막을 형성하는 단계와;
    상기 산화막을 질화시켜 금속-금속 결합과 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 함유하는 절연막을 형성하는 단계와;
    상기 절연막 위에 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 전극을 형성한 후에, 상기 전극을 마스크로 하여 상기 기판 내에 불순물을 도핑하여 불순물 확산 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  19. 기판 위에 이축 스퍼터링 방법에 의해 금속과 Si를 함유하는 비화학량론적 조성을 갖는 금속 실리사이드막을 형성하는 단계와;
    상기 금속 실리사이드막을 산화질화(oxynitride)시켜 금속-금속 결합과 금속-Si 결합의 총합계보다 더 많은 금속-N 결합을 함유하는 절연막을 형성하는 단계와;
    상기 절연막 위에 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 전극을 형성한 후에, 상기 전극을 마스크로 하여 상기 기판 내에 불순물을 도핑하여 불순물 확산 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  21. 채널 영역을 포함하는 반도체 기판과;
    상기 반도체 기판의 상기 채널 영역 위에 형성되고 금속, Si, N 및 O를 함유 하는 절연막 -상기 절연막은 금속-N 결합의 결합 에너지에서 스펙트럼 피크를 가짐- 과;
    상기 반도체 기판 위에 형성된 게이트 전극과;
    상기 반도체 기판의 상기 채널 영역을 사이에 끼고 있는 한 쌍의 소스/드레인 영역
    을 포함하는 반도체 장치.
  22. 제21항에 있어서, 상기 절연막은 금속-금속 결합의 결합 에너지에서 스펙트럼 피크를 갖지 않는 반도체 장치.
  23. 제21항에 있어서, 상기 절연막은 금속-O 결합, Si-O 결합 및 Si-N 결합의 결합 에너지들에서 그 밖의 스펙트럼 피크들을 갖고, 상기 절연막은 한 결합 에너지에서 그 외의 스펙트럼 피크(들)를 갖지 않는 반도체 장치.
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