KR100565110B1 - 데이터 패킷의 분배 및 처리 유닛 - Google Patents

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Abstract

본 발명은 데이터 패킷을 병렬 접속된 프로세서 유닛(Pi)들에 분배하는 관리 유닛을 포함하는 데이터 패킷 분배 및 처리 유닛에 관한 것이다. 인접한 프로세서 유닛(Pi)의 프로세서는 데이터 교환을 위한 중간 접속부(7)를 갖는다. 관리 유닛은 데이터 패킷을 위한 관리 정보에 따라 및/또는 프로세서 유닛(Pi)을 위한 작동 정보에 따라 데이터 패킷을 분배한다.

Description

데이터 패킷의 분배 및 처리 유닛{UNIT FOR DISTRIBUTING AND PROCESSING DATA PACKETS}
본 발명은 병렬 접속된 프로세서들로 구성된, 데이터 패킷 분배 및 처리 유닛에 관한 것이다.
유리 섬유를 통해 데이터 패킷을 전달하는 경우, 최근 1 Gb/s 보다 높은 데이터 레이트가 얻어진다. 그런데, 데이터 회로망에서는 예컨대 데이터 패킷 루터 또는 분배기(스위치)에 의해 발생되는 여러 제약으로 인해 그러한 높은 전송 레이트가 얻어질 수 없다. 종래의 데이터 패킷 루터는 먼저 소프트웨어 해결책에 의존한다. 얼마 전부터, 특정 어플리케이션을 위해 설계된 반도체 모듈을 주로 사용하는 하드웨어 솔루션도 사용된다. 소위 ASIC는 순수한 소프트웨어 솔루션 보다 높은 데이터 전송 속도를 허용하지만, 훨씬 더 작은 유연성을 제공한다. 또한, 실제 데이터 처리에 사용되는 프로세서의 처리 속도는 데이터 라인에서 나타나는 데이터 레이트에 훨씬 못 미친다. 따라서, 다수의 프로세서를 병렬 아키텍처로 제공하게 되는데, 여기서는 데이터 패킷들이 처리를 위해 데이터 패킷 루터에 의해 개별 프로세서에 분배된다. 데이터 패킷의 병렬 처리에 의해, 데이터 전송 속도가 증가되는 경우에도 프로세서 베이시스에 대한 유연한 솔루션이 구현될 수 있다.
본 발명의 목적은 병렬 접속된 프로세서를 기초로 하며, 높은 데이터 전송 속도를 가진 데이터 패킷 분배 및 처리 유닛을 제공하는 것이다. 특히, 상기 데이터 패킷 분배 및 처리 유닛은 서비스의 협정된 품질(Qos)을 보장하는 루터에 사용될 수 있어야 한다.
상기 목적은 청구항 제 1항 및 15항의 특징에 의해 달성된다. 바람직한 개선예 및 실시예는 종속 청구항에 제시된다.
본 발명의 중요한 사상은 데이터 패킷 분배 및 처리 유닛이 각각 하나의 프로세서를 가진 병렬 접속된 프로세서 유닛을 포함하며, 각각의 프로세서는 공동으로 사용되는 데이터 버스에 대한 접속부와 더불어 인접한 프로세서 유닛의 프로세서에 대한 부가의 중간 접속부를 갖는다는 것이다. 상기 부가의 중간 접속부는 데이터 교환을 위해 제공된다. 또한, 본 발명에 따른 유닛은 적어도 하나의 관리 유닛을 포함하는데, 상기 관리 유닛의 과제는 데이터 패킷을 프로세서 유닛에 분배하는 것이다. 이러한 분배는 데이터 패킷에 저장된 관리 정보에 따라 및/또는 프로세서 유닛에 의해 전송된 프로세서 유닛의 작동 정보에 따라 이루어진다.
본 발명에 따른 유닛의 장점은 예컨대 하나의 프로세서 유닛의 과부하 시에 데이터가 인접한 프로세서 유닛으로 전달될 수 있다는 것이다. 이러한 조치는 이러한 조치가 없는 경우 보다 높은 데이터 전송 속도를 가능하게 한다. 또한, 데이터 패킷의 분배에 대한 결정이 프로세서 유닛의 작동 정보에 의해서 뿐만 아니라 데이터 패킷의 관리 정보에 의해서도 이루어지는 것이 바람직하다. 상기 관리 정 보는 일반적으로 데이터 패킷의 헤드에 저장된다. 관리 정보를 고려하여, 협정된 Qos가 유지될 수 있다.
본 발명의 바람직한 실시예에서는 각각의 프로세서 유닛 앞에 입력 메모리가 접속된다. 적어도 하나의 관리 유닛에 의해 프로세서 유닛에 할당되는 데이터 패킷은, 프로세서에 의해 처리되기 전에, 거기에 일시 저장될 수 있다.
하나의 프로세서 유닛의 작동 정보는 관련 프로세서의 작업 부하에 대한 그리고 프로세서 유닛에 있는 데이터에 대한 정보를 포함할 뿐만 아니라, 앞에 접속된 입력 메모리의 충진 레벨에 대한 정보도 포함할 수 있다. 이것은 데이터 패킷을 최상으로 프로세서 유닛에 분배하기 위해 적어도 하나의 관리 유닛이 필요로 하는 중요한 정보이다.
본 발명의 특히 바람직한 실시예는 적어도 하나의 관리 유닛이 데이터 패킷에 저장된 관리 정보를 판독하기 위한 프리프로세서 유닛, 데이터 패킷을 프로세서 유닛에 분배하기 위한 할당 유닛 및 프로세서 유닛으로부터의 데이터 출력 시점을 제어하기 위한 동기화 유닛을 포함하는 것을 특징으로 한다. 상기 동기화 유닛은 할당 유닛으로부터 출력 시점을 제어하기 위해 필요한 관리 및 작동 정보를 얻는다. 동기화 유닛에 의해, 데이터 패킷들이 소정 순서로 프로세서 유닛으로부터 출력되는 것이 보장될 수 있다. 예컨대, 상기 순서는 데이터 패킷이 본 발명에 따른 유닛에 도달하는 순서이다. 따라서, 특히 관련 데이터 패킷으로 구성된 하나의 데이터 스트림에서 데이터 패킷들의 순서는 본 발명에 따른 유닛에 의해 변경되지 않는다. 이것은 협정된 QoS의 기준일 수 있다. 이러한 QoS를 충족시키기 위해, 적 어도 하나의 관리 유닛은 관련 데이터 패킷이 단 하나의 특정 프로세서 유닛에만 할당되거나 또는 소수의 특정 프로세서 유닛에 할당되도록 설계될 수 있다. 이로 인해, 연속하는 데이터 패킷의 연속 처리 및 출력이 보장된다.
협정된 QoS의 면에서 특히 바람직한 본 발명의 실시예에서는, 데이터의 출력 시점을 제어하기 위해, 동기화 유닛이 동기화 데이터 셀 형태의 명령을 프로세서 유닛의 입력 메모리로 전송한다. 상기 동기화 데이터 셀은 입력 메모리 및 프로세서 유닛에 의해 다른 데이터 보다 먼저 처리된다.
바람직하게는, 각각의 프로세서 유닛이 하나의 로컬 데이터 메모리를 포함한다. 로컬 데이터 메모리는 나머지 데이터 패킷의 처리 동안 하나의 데이터 패킷의 일부를 저장하기 위해 사용될 수 있다. 부가로, 프로세서들이 적어도 하나의 프로그램 메모리를 액세스하는 것이 바람직하다. 상기 로컬 메모리에, 데이터의 처리를 위해 필요한 프로그램이 저장된다. 또한, 본 발명에 따른 유닛이 모든 프로세서에 의해 공동으로 사용되는 메모리 영역을 갖는 것이 바람직하다. 상기 공통 메모리 영역에는 예컨대, 분류 테이블 및 시스템 관련 데이터 패킷이 일시 저장될 수 있다. 프로세서들은 공동으로 사용되는 데이터 버스를 통해 공통 메모리 영역을 액세스한다.
본 발명의 또 다른 바람직한 실시예에 따라, 프로세서 유닛은 그 작동 정보를 부가의 중간 접속부를 통해 인접한 프로세서 유닛에 전달한다. 인접한 프로세서 유닛들 간에 유효 데이터들이 교환되어야 하면, 이것은 바람직하게는 작동 정보에 따라 이루어진다. 이로 인해, 예컨대, 하나의 프로세서 유닛이 과부하 시에, 마찬가지로 과부하된 인접한 프로세서 유닛으로 데이터를 즉시 전달하지 않고, 경우에 따라 인접한 프로세서 유닛의 부하 경감 후에 전달한다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 본 발명에 따른 실시예의 블록 회로도.
도 1에 도시된, 본 발명에 따른 실시예에서 들어오는 데이터 패킷은 프리프로세서 유닛(1)에 도달한다. 상기 유닛(1)은 데이터 패킷의 헤더에 저장된 관리 정보를 판독한다. 데이터 패킷의 관리 정보는 프리프로세서 유닛(1)으로부터 할당 유닛(2)으로 전달된다. 데이터 패킷은 그 관리 정보에 의해 병렬 접속된 관련 프로세서 유닛(Pi, i=1,..,N)의 입력 메모리(Port i, i=1,...,N)에 분배된다. 입력 메모리(Port i)는 프로세서 유닛(Pi)의 어드레스를 포함한다. 하나의 프로세서 유닛(Pi)에 할당된 데이터 패킷은, 프로세서 유닛(Pi)이 그 처리를 위해 이용될 수 있을 때까지, 입력 메모리(Port i)에 저장될 수 있다. 그러나, 그로 인해 입력 메모리(Port i)의 오버플로가 발생하면, 입력 메모리(Port i)에 데이터 패킷이 더 이상 공급될 수 없다. 데이터 처리를 위해, 프로세서 유닛(Pi)은 각각 하나의 프로세서를 포함하며 부가로 각각 하나의 로컬 데이터 메모리를 포함한다. 프로세서 유닛(Pi)의 로컬 데이터 메모리에는 예컨대 하나의 데이터 패킷의 처리 동안 상기 데이터 패킷의 관리 정보 및 처리중이 아닌 데이터 패킷 부분이 저장된다. 상기 프로세서들은 데이터 처리를 위한 그 프로그램을 공동으로 사용되는 프로그램 메모 리(4)로부터 얻는다.
프로세서 유닛(Pi)으로부터 작동 정보가 발생되고, 상기 작동 정보는 상응하는 프로세서의 작업 부하에 대한 그리고 관련 입력 메모리(Port i)의 충진 레벨에 대한 정보 뿐만 아니라 관련 프로세서 유닛(Pi)에 있는 데이터에 대한 정보를 제공한다. 작동 정보는 입력 메모리(Port i)를 통해 할당 유닛(2)으로 전달된다. 할당 유닛(2)에 의해 상기 작동 정보는 데이터 패킷의 관리 정보와 더불어, 데이터 패킷을 프로세서 유닛(Pi)에 분배하기 위한 부가의 기준으로 사용된다. 이러한 조치는 처리용 부가의 데이터 패킷이 부하를 받는 프로세서 유닛(Pi)에 공급되지 않는다는 장점을 갖는다.
모든 프로세서 유닛(Pi)은 하나의 공통 데이터 버스(5)에 대한 링크를 갖는다. 프로세서 유닛(Pi)은 상기 데이터 버스(5)를 통해 공동으로 이용되는 메모리 영역(6)을 액세스한다. 또한, 인접한 프로세서 유닛(Pi)의 프로세서가 데이터 교환을 위한 중간 접속부(7)를 갖는다. 상기 중간 접속부(7)를 통해 인접한 프로세서 유닛(Pi)의 프로세서로 처리를 위한 전체 데이터 패킷이 전달되거나 또는 데이터 패킷의 일부만이 그리고 예컨대 프로세서 유닛(Pi)의 작동 정보가 전달된다. 하나의 프로세서 유닛(Pi)은 과부하의 발생 시에 이미 수신된 또는 경우에 따라 이미 처리 중인 데이터 패킷 또는 그 일부를 처리를 위해 직접 인접한 프로세서 유닛(Pi)으로 전달할 수 있다. 여기서, 작동 정보의 고려 없이 상기와 같은 데이터 전달이 이루어질 수도 있다. 데이터 전달의 경우, 할당 유닛(2)은 그것을 통지받기 때문에, 그 결정에 프로세서 유닛(Pi)의 새로운 작동 상태를 고려할 수 있다.
2개의 인접한 프로세서 유닛(Pi)간의 데이터 전달이 이루어진 후에, 하나의 데이터 패킷이 경우에 따라 2개의 프로세서 유닛(Pi)에 있기 때문에, 프로세서 유닛(Pi)으로부터 데이터 버스(5)로의 데이터 출력 시점을 제어할 필요가 있다. 그래야만 원래의 데이터 패킷에 속하는 처리된 데이터가 정확한 순서로 다시 결합될 수 있다. 출력 시점 제어의 과제는 동기화 유닛(3)에 의해 수행된다. 동기화 유닛(3)은 할당 유닛(2)으로부터 프로세서 유닛(Pi)의 작동 상태 및 처리 중인 데이터 패킷에 대한 정보를 얻는다. 프로세서 유닛(Pi)으로부터의 데이터 출력 시점을 제어하기 위해, 동기화 유닛(3)이 동기화 데이터 셀 형태의 명령을 프로세서 유닛(Pi)에 할당된 입력 메모리(Port i)로 전달한다. 데이터의 정확한 출력 순서를 위해, 동기화 데이터 셀은 입력 메모리(Port i) 및 프로세서 유닛(Pi)에 의해 항상 다른 데이터 보다 먼저 처리된다.
또한, 동기화 유닛(3)이 하나의 데이터 스트림에 속하는 데이터 패킷들의 출력 순서를 제어할 수 있다. 하나의 데이터 스트림은 특별한 송신기로부터 나오며 특별한 수신기에 대해 설계된 데이터 패킷으로 이루어진다. 송신기와 수신기 사이에서 흐르는 그러한 데이터 스트림에서는, 데이터 패킷의 순서가 본 발명에 따른 유닛에 의해 변경되지 않거나 미미하게만 변경된다는 것이 중요하다. 이러한 이유로, 하나의 데이터 스트림의 데이터 패킷들은 할당 유닛(2)에 의해 처리를 위한 하나의 또는 소수의 프로세서 유닛(Pi)에만 분배된다. 후속해서, 동기화 유닛(3)이 데이터 버스(5)로의 데이터 패킷 출력을 제어하므로, 데이터 패킷의 원래 순서가 유지된다.
하나의 데이터 패킷의 처리된 데이터가 프로세서 유닛(Pi)으로부터의 출력 후에 다시 하나의 데이터 패킷으로 결합되는 것이 많은 어플리케이션에서 중요함에도 불구하고, 데이터 패킷이 처리 후에 또는 처리 동안 다른 기준에 따라 형성되는 것도 가능하다. 예컨대, 처리 동안에 이미 데이터 패킷의 헤더가 교체되거나, 데이터 패킷이 분할되거나, 다수의 데이터 패킷이 하나의 데이터 패킷으로 결합되거나 또는 새로운 데이터 패킷이 형성될 수 있다.

Claims (29)

  1. 데이터 패킷의 분배 및 처리 유닛에 있어서,
    - 데이터 패킷을 처리하기 위한 병렬 접속된 프로세서 유닛(Pi)를 포함하여,
    -- 각각의 프로세서 유닛(Pi)은 하나의 프로세서를 구비하고,
    -- 각각의 프로세서는 공동으로 사용되는 데이터 버스(5)에 대한 접속부를 구비하며,
    -- 인접한 프로세서 유닛(Pi)의 프로세서는 데이터 교환을 위한 부가의 중간 접속부(7)를 구비하고, 또한
    - 상기 데이터 패킷에 저장된 관리 정보에 따라 또는 프로세서 유닛(Pi)에 의해 전달되는 프로세서 유닛(Pi)의 작동 정보에 따라 데이터 패킷을 프로세서 유닛(Pi)으로 분배하는 적어도 하나의 관리 유닛을 포함하는 것을 특징으로 하는 유닛.
  2. 제 1항에 있어서,
    각각의 프로세서 유닛(Pi) 앞에 하나의 입력 메모리(Port i)가 접속되는 것을 특징으로 하는 유닛.
  3. 제 1항 또는 제 2항에 있어서,
    하나의 프로세서 유닛(Pi)의 작동 정보가 관련 프로세서의 작업 부하에 대한 정보를 포함하는 것을 특징으로 하는 유닛.
  4. 제 1항 또는 제 2항에 있어서,
    하나의 프로세서 유닛(Pi)의 작동 정보가 상기 프로세서 유닛(Pi)에 있는 데이터 패킷에 대한 정보를 포함하는 것을 특징으로 하는 유닛.
  5. 제 1항 또는 제 2항에 있어서,
    하나의 프로세서 유닛(Pi)의 작동 정보가 앞에 접속된 입력 메모리(Port i)의 충진 레벨에 대한 정보를 포함하는 것을 특징으로 하는 유닛.
  6. 제 1항 또는 제 2항에 있어서,
    상기 적어도 하나의 관리 유닛은 데이터 패킷에 저장된 관리 정보를 판독하기 위한 프리프로세서 유닛(1), 데이터 패킷을 관리 정보 또는 작동 정보에 따라 프로세서 유닛(Pi)에 분배하기 위한 할당 유닛(2) 및 상기 할당 유닛(2)으로부터 전달된 관리 정보 및 작동 정보에 의해 프로세서 유닛(Pi)으로부터의 데이터 출력 시점을 제어하기 위한 동기화 유닛(3)을 포함하는 것을 특징으로 하는 유닛.
  7. 제 6항에 있어서,
    상기 동기화 유닛(3)으로부터 전달된, 데이터 출력 시점 제어 명령이 동기화 데이터 셀의 형태로 프로세서 유닛(Pi)의 입력 메모리(Port i)로 전송되는 것을 특징으로 하는 유닛.
  8. 제 7항에 있어서,
    상기 입력 메모리(Port i) 및 프로세서 유닛(Pi)은 동기화 데이터 셀을 다른 데이터 보다 먼저 처리하도록 설계되는 것을 특징으로 하는 유닛.
  9. 제 1항 또는 제 2항에 있어서,
    상기 관리 유닛은 그것의 관리 정보에 의해 관련된 것으로 여겨지고 동일한 데이터 스트림에 관련된 데이터 패킷들을 하나의 특정 프로세서 유닛(Pi)에 할당하거나 또는 소수의 특정 프로세서 유닛(Pi)에 할당하도록 설계되는 것을 특징으로 하는 유닛.
  10. 제 1항 또는 제 2항에 있어서,
    상기 프로세서 유닛(Pi)이 부가로 각각 하나의 로컬 데이터 메모리를 포함하는 것을 특징으로 하는 유닛.
  11. 제 1항 또는 제 2항에 있어서,
    상기 프로세서가 모든 프로세서에 의해 공동으로 사용되는 적어도 하나의 프로그램 메모리(4)에 액세스하는 것을 특징으로 하는 유닛.
  12. 제 1항 또는 제 2항에 있어서,
    공동으로 사용되는 데이터 버스(5)를 통해 모든 프로세서에 의해 공동으로 사용되는 메모리 영역(6)에 상기 프로세서가 액세스하는 것을 특징으로 하는 유닛.
  13. 제 1항 또는 제 2항에 있어서,
    인접한 프로세서 유닛(Pi)들이 부가의 중간 접속부(7)를 통해 작동 정보를 교환하도록 설계되는 것을 특징으로 하는 유닛.
  14. 제 1항 또는 제 2항에 있어서,
    상기 프로세서 유닛(Pi)간의 유저 데이터 교환이 작동 정보에 따라 이루어지는 것을 특징으로 하는 유닛.
  15. 각각 하나의 프로세서를 포함하는 병렬 접속된 프로세서 유닛(Pi)에 데이터 패킷을 분배하고, 상기 프로세서에 의해 데이터 패킷을 처리하기 위한 방법에 있어서,
    (1) 데이터 패킷에 저장된 관리 정보를 판독하는 단계,
    (2) 상기 데이터 패킷의 관리 정보에 따라 또는 프로세서 유닛(Pi)의 작동 정보에 따라 프로세서 유닛(Pi)에 데이터 패킷을 분배하는 단계,
    (3) 상기 프로세서 유닛(Pi)의 작동 정보의 함수를 고려하여 인접한 프로세서 유닛(Pi)의 프로세서 간에 데이터를 교환하는 단계, 및
    (4) 상기 프로세서에 의해 데이터를 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    상기 프로세서 유닛(Pi)에 공급된 데이터 패킷이 먼저 입력 메모리(Port i)에 저장된 다음, 프로세서에 의해 처리되는 것을 특징으로 하는 방법.
  17. 제 15항 또는 제 16항에 있어서,
    하나의 프로세서 유닛(Pi)의 작동 정보에 의해 관련 프로세서의 작업 부하에 대한 정보가 전달되는 것을 특징으로 하는 방법.
  18. 제 15항 또는 제 16항에 있어서,
    하나의 프로세서 유닛(Pi)의 작동 정보에 의해 상기 프로세서 유닛(Pi)에 있는 데이터 패킷에 대한 정보가 전달되는 것을 특징으로 하는 방법.
  19. 제 15항 또는 제 16항에 있어서,
    하나의 프로세서 유닛(Pi)의 작동 정보에 의해 앞에 접속된 입력 메모리(Port i)의 충진 레벨에 대한 정보가 전달되는 것을 특징으로 하는 방법.
  20. 제 15항 또는 제 16항에 있어서,
    동기화 유닛(3)이 관리 정보 및 작동 정보에 따라 프로세서 유닛(Pi)로부터의 데이터 출력 시점을 제어하는 것을 특징으로 하는 방법.
  21. 제 20항에 있어서,
    상기 동기화 유닛(3)으로부터 전달된, 데이터의 출력 시점을 제어하기 위한 명령이 동기화 데이터 셀의 형태로 프로세서 유닛(Pi)의 입력 메모리(Port i)로 전송되는 것을 특징으로 하는 방법.
  22. 제 21항에 있어서,
    상기 동기화 데이터 셀이 입력 메모리(Port i) 및 프로세서 유닛(Pi)에 의해 다른 데이터 보다 먼저 처리되는 것을 특징으로 하는 방법.
  23. 제 15항 또는 제 16항에 있어서,
    관리 정보에 의해 관련된 것으로 여겨지고 동일한 데이터 스트림에 관련된 데이터 패킷들이 하나의 특정 프로세서 유닛(Pi)에 할당되거나 또는 소수의 특정 프로세서 유닛(Pi)에 할당되는 것을 특징으로 하는 방법.
  24. 제 15항 또는 제 16항에 있어서,
    상기 데이터 패킷의 처리 동안 하나의 데이터 패킷의 일부가 프로세서에 의해서 관련 프로세서 유닛(Pi)의 로컬 데이터 메모리에 저장되는 것을 특징으로 하는 방법.
  25. 제 15항 또는 제 16항에 있어서,
    상기 프로세서가 데이터 처리를 위한 그 프로그램을 모든 프로세서에 의해 공동으로 사용되는 적어도 하나의 프로그램 메모리(4)로부터 얻는 것을 특징으로 하는 방법.
  26. 제 15항 또는 제 16항에 있어서,
    상기 프로세서가 모든 프로세서에 의해 공동으로 사용되는 메모리 영역(6)을 액세스할 수 있는 것을 특징으로 하는 방법.
  27. 제 15항 또는 제 16항에 있어서,
    인접한 프로세서 유닛(Pi)이 작동 정보를 교환할 수 있는 것을 특징으로 하는 방법.
  28. 제 15항 또는 제 16항에 있어서,
    상기 프로세서 유닛(Pi)으로부터 데이터 패킷의 출력 시에 들어오는 하나의 데이터 스트림의 데이터 패킷들의 순서가 유지되는 것을 특징으로 하는 방법.
  29. 제 2항에 있어서,
    데이터 패킷을 관리 정보 또는 작동 정보에 따라 프로세서 유닛(Pi)에 분배하기 위한 할당 유닛(2)으로부터 전달된 관리 정보 및 작동 정보에 의해 프로세서 유닛(Pi)으로부터의 데이터 출력 시점을 제어하기 위한 동기화 유닛(3)으로부터 전달된, 데이터 출력 시점 제어 명령이 동기화 데이터 셀의 형태로 프로세서 유닛(Pi)의 입력 메모리(Port i)로 전송되는 것을 특징으로 하는 유닛.
KR1020037006949A 2000-11-28 2001-11-27 데이터 패킷의 분배 및 처리 유닛 KR100565110B1 (ko)

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