JP3117061B2 - Ｖｐシェーパー - Google Patents
ＶｐシェーパーInfo
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- JP3117061B2 JP3117061B2 JP20522894A JP20522894A JP3117061B2 JP 3117061 B2 JP3117061 B2 JP 3117061B2 JP 20522894 A JP20522894 A JP 20522894A JP 20522894 A JP20522894 A JP 20522894A JP 3117061 B2 JP3117061 B2 JP 3117061B2
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Description
【０００１】
【産業上の利用分野】この発明はＡＴＭ通信網に設けら
れ、複数のバーチャルチャネル又はバーチャルパスを多
重化して、あらかじめ決められたセル間隔で伝送路に送
出するＶＰシェーパーに関するものである。
れ、複数のバーチャルチャネル又はバーチャルパスを多
重化して、あらかじめ決められたセル間隔で伝送路に送
出するＶＰシェーパーに関するものである。
【０００２】
【従来の技術】ＡＴＭ通信網では、バーチャルチャネル
（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ：以下ＶＣと記す）
単位で交換を行なうＶＣＨ（ＶＣ Ｈａｎｄｌｅｒ：交
換機）と他のＶＣＨとの間を相互にバーチャルパス（Ｖ
ｉｒｔｕａｌ Ｐａｔｈ：以下ＶＰと記す）を用いて接
続している。ＶＰ網は、クロスコネクタ装置（ＶＰ Ｈ
ａｎｄｌｅｒ：以下ＶＰＨと記す）によりダイナミック
に、かつ必要な容量で相互のＶＣＨを接続する。ＶＰ網
ではそのリソースを設計、保証するため、ＶＰ網の入
口、つまりＶＣＨの出口ではＶＰ単位にシェーピングを
行なっている。ＶＰ網をシンプル化するため、ＶＰシェ
ーパーはＶＰ単位にＣＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉｔ
−ｒａｔｅ）つまり等間隔に制御することが考えられて
いる。
（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ：以下ＶＣと記す）
単位で交換を行なうＶＣＨ（ＶＣ Ｈａｎｄｌｅｒ：交
換機）と他のＶＣＨとの間を相互にバーチャルパス（Ｖ
ｉｒｔｕａｌ Ｐａｔｈ：以下ＶＰと記す）を用いて接
続している。ＶＰ網は、クロスコネクタ装置（ＶＰ Ｈ
ａｎｄｌｅｒ：以下ＶＰＨと記す）によりダイナミック
に、かつ必要な容量で相互のＶＣＨを接続する。ＶＰ網
ではそのリソースを設計、保証するため、ＶＰ網の入
口、つまりＶＣＨの出口ではＶＰ単位にシェーピングを
行なっている。ＶＰ網をシンプル化するため、ＶＰシェ
ーパーはＶＰ単位にＣＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉｔ
−ｒａｔｅ）つまり等間隔に制御することが考えられて
いる。
【０００３】図５に従来のＶＰシェーパーの構成を示
す。ＶＣＨ１１のスイッチ１２によりＶＣ単位に交換接
続が行われて、この例ではＶＣＨ１１内の３本の内部伝
送路１３1 〜１３3 にＶＣがそれぞれＶＣ＃１〜＃３と
して入力され、これらＶＣ＃１〜＃３はＶＰシェーパー
１４へ供給される。ＶＰシェーパー１４はＶＣ＃１〜＃
３の各セル中の早い順に取込み、等セル間隔で、ＶＣＨ
間を相互接続している伝送路１５へ出力する。つまりＶ
Ｐシェーパー１４は複数、この例では３本のＶＣである
ＶＣ＃１〜＃３を多重化して１本のＶＰとし、ＶＰ単位
でセル間隔を保証し、即ちＣＢＲ−ＶＰを再生する。内
部伝送路１３1 〜１３3 上の矢印でＶＣ＃１〜＃３の各
セルを示し、伝送路１５上の矢印でＶＰのセルを示して
いる。
す。ＶＣＨ１１のスイッチ１２によりＶＣ単位に交換接
続が行われて、この例ではＶＣＨ１１内の３本の内部伝
送路１３1 〜１３3 にＶＣがそれぞれＶＣ＃１〜＃３と
して入力され、これらＶＣ＃１〜＃３はＶＰシェーパー
１４へ供給される。ＶＰシェーパー１４はＶＣ＃１〜＃
３の各セル中の早い順に取込み、等セル間隔で、ＶＣＨ
間を相互接続している伝送路１５へ出力する。つまりＶ
Ｐシェーパー１４は複数、この例では３本のＶＣである
ＶＣ＃１〜＃３を多重化して１本のＶＰとし、ＶＰ単位
でセル間隔を保証し、即ちＣＢＲ−ＶＰを再生する。内
部伝送路１３1 〜１３3 上の矢印でＶＣ＃１〜＃３の各
セルを示し、伝送路１５上の矢印でＶＰのセルを示して
いる。
【０００４】
【発明が解決しようとする課題】ある特定のＶＣに着目
すると、ＶＣＨ１１に到着するまで多重化装置、その他
の交換機等でゆらぎが生じる。また、ＶＣ間はお互いに
独立であり、位相やゆらぎに相関はほとんどない。その
ため、図５に示すように内部伝送路１３1 〜１３3 上の
セルのように１つのＶＣ（図ではＶＣ＃１）の隣接セル
間に、他のＶＣ（図ではＶＣ＃３）の２つのセルが時間
的に位置する場合が十分考えられる。従来のＶＰシェー
パー１４ではＶＣを意識せずＶＰ単位でそのセル間隔Ｔ
０VPが一定になることを保証する。またＶＰシェーパー
１４に入力されたセルをその順に出力するため、この例
ではＶＣ＃１のセルが出力され、次にＶＣ＃２のセルが
出力され、その後ＶＣ＃３のセルＢが出力され、次に再
びＶＣ＃３のセルＡが出力され、その後ＶＣ＃２のセル
が出力され、その後ＶＣ＃１のセルが出力される。この
ため、ＶＣ＃３のセルＡ、Ｂに着目すると、理想的なＶ
Ｃのセル間隔Ｔ０VCと比べ極端にセル間隔が狭くなって
しまう問題点があった。これはＶＣＨに到着した時の各
ＶＣセルのゆらぎに比べ、ＶＰ上でのＶＣ単位のゆらぎ
が極端に増加してしまったことになる。
すると、ＶＣＨ１１に到着するまで多重化装置、その他
の交換機等でゆらぎが生じる。また、ＶＣ間はお互いに
独立であり、位相やゆらぎに相関はほとんどない。その
ため、図５に示すように内部伝送路１３1 〜１３3 上の
セルのように１つのＶＣ（図ではＶＣ＃１）の隣接セル
間に、他のＶＣ（図ではＶＣ＃３）の２つのセルが時間
的に位置する場合が十分考えられる。従来のＶＰシェー
パー１４ではＶＣを意識せずＶＰ単位でそのセル間隔Ｔ
０VPが一定になることを保証する。またＶＰシェーパー
１４に入力されたセルをその順に出力するため、この例
ではＶＣ＃１のセルが出力され、次にＶＣ＃２のセルが
出力され、その後ＶＣ＃３のセルＢが出力され、次に再
びＶＣ＃３のセルＡが出力され、その後ＶＣ＃２のセル
が出力され、その後ＶＣ＃１のセルが出力される。この
ため、ＶＣ＃３のセルＡ、Ｂに着目すると、理想的なＶ
Ｃのセル間隔Ｔ０VCと比べ極端にセル間隔が狭くなって
しまう問題点があった。これはＶＣＨに到着した時の各
ＶＣセルのゆらぎに比べ、ＶＰ上でのＶＣ単位のゆらぎ
が極端に増加してしまったことになる。
【０００５】ＶＣ単位のゆらぎが増加すると、当初ＣＢ
Ｒとして送出したＶＣのトラヒックが大きくゆらぎバー
スト性が増大する。この場合、以下の２つの問題点があ
る。 １．バースト性の増大のために一旦ＶＣに戻して処理す
る次段のＶＣＨや後段の網でバースト的なＶＣが複数同
時に到来した時にも処理可能に十分高速動作にする必要
があり、一方各ＶＣのバーストがバラバラに大きな間隔
をあけて到来する場合も生じリソース効率が悪化する。 ２．受信側の端末では、到着間隔にバラツキが生じるた
め、ＶＣを受信した端末ではＶＣをデータに変換する速
度はその端末で決るため、受信端末で再びＣＢＲに組み
立てるための大規模なバッファが必要となる。
Ｒとして送出したＶＣのトラヒックが大きくゆらぎバー
スト性が増大する。この場合、以下の２つの問題点があ
る。 １．バースト性の増大のために一旦ＶＣに戻して処理す
る次段のＶＣＨや後段の網でバースト的なＶＣが複数同
時に到来した時にも処理可能に十分高速動作にする必要
があり、一方各ＶＣのバーストがバラバラに大きな間隔
をあけて到来する場合も生じリソース効率が悪化する。 ２．受信側の端末では、到着間隔にバラツキが生じるた
め、ＶＣを受信した端末ではＶＣをデータに変換する速
度はその端末で決るため、受信端末で再びＣＢＲに組み
立てるための大規模なバッファが必要となる。
【０００６】この発明の目的は、このようにＶＣ単位の
セル間隔にゆらぎが生じてしまう問題点を解決した、Ｖ
Ｃ単位のセル間隔のゆらぎを極力少なくしたＶＰシェー
パーを提供することにある。
セル間隔にゆらぎが生じてしまう問題点を解決した、Ｖ
Ｃ単位のセル間隔のゆらぎを極力少なくしたＶＰシェー
パーを提供することにある。
【０００７】
【課題を解決するための手段】この発明によれば各ＶＣ
又はＶＰごとにセルバッファが設けられ、ＶＣ又はＶＰ
のセルが到来すると対応するセルバッファに記憶され、
スケジューラによりこれら各セルバッファごとにその各
セルが読み出されてからの経過時間が監視され、この経
過時間を考慮して多重化出力のセル間隔のみならず多重
化後のＶＣ又はＶＰ単位がセル間隔をも制御される。
又はＶＰごとにセルバッファが設けられ、ＶＣ又はＶＰ
のセルが到来すると対応するセルバッファに記憶され、
スケジューラによりこれら各セルバッファごとにその各
セルが読み出されてからの経過時間が監視され、この経
過時間を考慮して多重化出力のセル間隔のみならず多重
化後のＶＣ又はＶＰ単位がセル間隔をも制御される。
【０００８】このスケジューラとしては例えば各セルバ
ッファごとにそのバッファからセルが読み出されるごと
に、その読み出しからの経過時間がカウンタでそれぞれ
計数され、その各カウンタの計数経過時間がしきい値を
越えると対応するセルバッファの読み出しを許す比較器
がそれぞれ設けられる。
ッファごとにそのバッファからセルが読み出されるごと
に、その読み出しからの経過時間がカウンタでそれぞれ
計数され、その各カウンタの計数経過時間がしきい値を
越えると対応するセルバッファの読み出しを許す比較器
がそれぞれ設けられる。
【０００９】
【実施例】図１Ａにこの発明の実施例を示し、図５と対
応する部分に同一符号を付けてある。この発明ではスイ
ッチ１２でＶＣ単位で交換接続が行われてそれぞれ内部
伝送路１３1 〜１３3 へ供給されたＶＣ＃１〜＃３はそ
れぞれセルバッファ２１1〜２１3 に記憶される。これ
らセルバッファ２１1 〜２１3 はスケジューラ２４によ
り読み出されて多重化されて伝送路１５にＶＰとして送
出される。スケジューラ２４は出力伝送路１５上のセル
が、ＶＰ単位にはＴ０VPを保証すると共にＶＣ単位には
Ｔ０VCを保証している。具体的には、スケジューラ２４
は各ＶＣ＃１〜＃３ごとにセルバッファ２１1 〜２１3
からセルが読み出されるごとにその読み出しからの経過
時間が監視され、セルバッファ２１1 〜２１3 のセルの
読み出し順を、伝送路１５上のセル間隔のみならず、前
記監視した経過時間も考慮して制御する。
応する部分に同一符号を付けてある。この発明ではスイ
ッチ１２でＶＣ単位で交換接続が行われてそれぞれ内部
伝送路１３1 〜１３3 へ供給されたＶＣ＃１〜＃３はそ
れぞれセルバッファ２１1〜２１3 に記憶される。これ
らセルバッファ２１1 〜２１3 はスケジューラ２４によ
り読み出されて多重化されて伝送路１５にＶＰとして送
出される。スケジューラ２４は出力伝送路１５上のセル
が、ＶＰ単位にはＴ０VPを保証すると共にＶＣ単位には
Ｔ０VCを保証している。具体的には、スケジューラ２４
は各ＶＣ＃１〜＃３ごとにセルバッファ２１1 〜２１3
からセルが読み出されるごとにその読み出しからの経過
時間が監視され、セルバッファ２１1 〜２１3 のセルの
読み出し順を、伝送路１５上のセル間隔のみならず、前
記監視した経過時間も考慮して制御する。
【００１０】例えば図１Ｂ（ａ）に示すように、ＶＣ＃
１のセルａ、ＶＣ＃２のセルｂ、ＶＣ＃３のセルｃが順
次到来し、その後、ＶＣ＃３のセルｄ、ＶＣ＃２のセル
ｅ、ＶＣ＃１のセルｆが順次到来した場合、セルｆ，ａ
の間隔、セルｅ，ｂの間隔、セルｄ，ｃの間隔をそれぞ
れ考慮して図１Ｂ（ｂ）に示すように、セルバッファ２
１1 からセルａを読み出し、次にセルバッファ２１2 か
らセルｂを読み出し、その後、セルバッファ２１3 から
セルｃを、セルバッファ２１1 からセルf を、セルバッ
ファ２１2 からセルｅを、セルバッファ２１3 からセル
d を順次読み出し、伝送路１５上でのセル間隔に対し、
Ｔ０VPを保証し、かつＶＣ単位でのセル間隔に対し、Ｔ
０VCを保証する。
１のセルａ、ＶＣ＃２のセルｂ、ＶＣ＃３のセルｃが順
次到来し、その後、ＶＣ＃３のセルｄ、ＶＣ＃２のセル
ｅ、ＶＣ＃１のセルｆが順次到来した場合、セルｆ，ａ
の間隔、セルｅ，ｂの間隔、セルｄ，ｃの間隔をそれぞ
れ考慮して図１Ｂ（ｂ）に示すように、セルバッファ２
１1 からセルａを読み出し、次にセルバッファ２１2 か
らセルｂを読み出し、その後、セルバッファ２１3 から
セルｃを、セルバッファ２１1 からセルf を、セルバッ
ファ２１2 からセルｅを、セルバッファ２１3 からセル
d を順次読み出し、伝送路１５上でのセル間隔に対し、
Ｔ０VPを保証し、かつＶＣ単位でのセル間隔に対し、Ｔ
０VCを保証する。
【００１１】図２を用いてスケジューラ２４の動作を説
明する。この図では説明を簡単にするため２つのＶＣを
多重化する場合を示している。各セルバッファ２１1 ，
２１2 ごとにそのセルバッファからセルが読み出される
ごとにリセットされるカウンタ２６1 ，２６2 が設けら
れ、そのカウンタ２６1 ，２６2 の各計数値、つまりセ
ルが読み出されてからの経過時間と、各ＶＣの理想セル
間隔Ｔ０VCと対応したしきい値Ｔ０VCとがそれぞれ比較
器２７1 ，２７2 で比較される。比較器２７1，２７2
の各出力と、対応するセルバッファ２１1 ，２１2 から
のセルが存在するか否かを示すセル存在信号とがそれぞ
れＡＮＤ回路２８1 ，２８2 へ供給される。比較器２７
1 ，２７2 は経過時間がしきい値Ｔ０VCを越えると高レ
ベルを出力し、またセルバッファ２１1 ，２１2 にセル
が存在していると、セル存在信号は高レベルになるよう
にされている。ＡＮＤ回路２８1 ，２８2 の出力がそれ
ぞれ高レベルになるとそれぞれ読み出し要求２９1 ，２
９2 をアービタ３１へ出力する。アービタ３１は例えば
各セルバッファ２１1 ，２１2 からの読み出し要求２９
1 ，２９2 があるかを常に順番に監視し、読み出し要求
があればＴ０VPを保証しながら対応セルバッファに読み
出し指令を出す。これによりそのセルバッファからセル
の読み出しが行われる。
明する。この図では説明を簡単にするため２つのＶＣを
多重化する場合を示している。各セルバッファ２１1 ，
２１2 ごとにそのセルバッファからセルが読み出される
ごとにリセットされるカウンタ２６1 ，２６2 が設けら
れ、そのカウンタ２６1 ，２６2 の各計数値、つまりセ
ルが読み出されてからの経過時間と、各ＶＣの理想セル
間隔Ｔ０VCと対応したしきい値Ｔ０VCとがそれぞれ比較
器２７1 ，２７2 で比較される。比較器２７1，２７2
の各出力と、対応するセルバッファ２１1 ，２１2 から
のセルが存在するか否かを示すセル存在信号とがそれぞ
れＡＮＤ回路２８1 ，２８2 へ供給される。比較器２７
1 ，２７2 は経過時間がしきい値Ｔ０VCを越えると高レ
ベルを出力し、またセルバッファ２１1 ，２１2 にセル
が存在していると、セル存在信号は高レベルになるよう
にされている。ＡＮＤ回路２８1 ，２８2 の出力がそれ
ぞれ高レベルになるとそれぞれ読み出し要求２９1 ，２
９2 をアービタ３１へ出力する。アービタ３１は例えば
各セルバッファ２１1 ，２１2 からの読み出し要求２９
1 ，２９2 があるかを常に順番に監視し、読み出し要求
があればＴ０VPを保証しながら対応セルバッファに読み
出し指令を出す。これによりそのセルバッファからセル
の読み出しが行われる。
【００１２】この構成によれば、伝送路１５上でＴ０VP
を保証し、かつＶＣ単位でＴ０VCをも保証できることは
容易に理解できよう。なお比較器２７1 ，２７2 にそれ
ぞれ供給されるしきい値Ｔ０VCは、各ＶＣにより異なる
場合は、各ＶＣごとにそのＴ０VCと対応するしきい値を
設定する。また伝送路１５でＴ０VPを保証するため、読
み出し要求が出ても必ずしもそのセルバッファから直ち
に読み出されるとは限らないことを考慮すると、しきい
値をＴ０VCより少し小とした値Ｔ０VC−τとして、これ
に応じてセルバッファの容量を小さくするようにしても
よい。
を保証し、かつＶＣ単位でＴ０VCをも保証できることは
容易に理解できよう。なお比較器２７1 ，２７2 にそれ
ぞれ供給されるしきい値Ｔ０VCは、各ＶＣにより異なる
場合は、各ＶＣごとにそのＴ０VCと対応するしきい値を
設定する。また伝送路１５でＴ０VPを保証するため、読
み出し要求が出ても必ずしもそのセルバッファから直ち
に読み出されるとは限らないことを考慮すると、しきい
値をＴ０VCより少し小とした値Ｔ０VC−τとして、これ
に応じてセルバッファの容量を小さくするようにしても
よい。
【００１３】図３に請求項１の発明の実施例を図２と対
応する部分に同一符号を付けて示す。この実施例ではカ
ウンタ２６1 ，２６2 の各計数値は更に各二つの比較器
３２1 ，３３1 と３２2 ，３３2 で各異なるしきい値と
比較される。比較器２７1 ，３２1 ，３３1 に与える各
しきい値をそれぞれＴ1 ，Ｔ2 ，Ｔ3 同様に比較器２７
2 ，３２2 ，３３2 に与える各しきい値をそれぞれＴ
1 ’，Ｔ2 ’，Ｔ3 ’とし、図４Ａに示すようにＴ1 ＜
Ｔ2 ＜Ｔ3 ，Ｔ2 ＝Ｔ０VCとする。比較器３２1，３３1
の各出力はそれぞれＡＮＤ回路３４1 ，３５1 でセル
バッファ２１1 のセル存在信号との論理積がとられ、比
較器３２2 ，３３2 の各出力はそれぞれＡＮＤ回路３４
2 ，３５2 でセルファバッファ２１2 のセル存在信号と
の論理積がとられる。ＡＮＤ回路３４1 ，３４2 の各出
力はアービタ３６へ、ＡＮＤ回路３５1 ，３５2 の各出
力はアービタ３７へ供給される。アービタ３１，３６，
３７は最も長いしきい値Ｔ3 に対する読み出し要求つま
りアービタ３７を最優先とし、次にアービタ３６を優先
させる。つまりアービタ３７に対する読み出し要求があ
れば、それに対する読み出し指令を与える処理を行い、
アービタ３７に対する読み出し要求がなければ、アービ
タ３６に対する読み出し要求に対し読み出し指令を与え
る処理を行い、アービタ３６，３７の何れに対しても読
み出し要求がなければアービタ３１に対する読み出し要
求に対し読み出し指令を与える処理を行う。例えばアー
ビタ３１，３６，３７からの各セルバッファごとの読み
出し指令の論理積をＡＮＤ回路３９1 ，３９2 でそれぞ
れとり、アービタ３６，３７は読み出し要求がない時は
ＡＮＤ回路３９1 ，３９2 に高レベルを出力するように
し、ＡＮＤ回路３９1 ，３９2 の出力をそれぞれ読み出
し指令としてセルバッファ２１1 ，２１2 へ供給する。
応する部分に同一符号を付けて示す。この実施例ではカ
ウンタ２６1 ，２６2 の各計数値は更に各二つの比較器
３２1 ，３３1 と３２2 ，３３2 で各異なるしきい値と
比較される。比較器２７1 ，３２1 ，３３1 に与える各
しきい値をそれぞれＴ1 ，Ｔ2 ，Ｔ3 同様に比較器２７
2 ，３２2 ，３３2 に与える各しきい値をそれぞれＴ
1 ’，Ｔ2 ’，Ｔ3 ’とし、図４Ａに示すようにＴ1 ＜
Ｔ2 ＜Ｔ3 ，Ｔ2 ＝Ｔ０VCとする。比較器３２1，３３1
の各出力はそれぞれＡＮＤ回路３４1 ，３５1 でセル
バッファ２１1 のセル存在信号との論理積がとられ、比
較器３２2 ，３３2 の各出力はそれぞれＡＮＤ回路３４
2 ，３５2 でセルファバッファ２１2 のセル存在信号と
の論理積がとられる。ＡＮＤ回路３４1 ，３４2 の各出
力はアービタ３６へ、ＡＮＤ回路３５1 ，３５2 の各出
力はアービタ３７へ供給される。アービタ３１，３６，
３７は最も長いしきい値Ｔ3 に対する読み出し要求つま
りアービタ３７を最優先とし、次にアービタ３６を優先
させる。つまりアービタ３７に対する読み出し要求があ
れば、それに対する読み出し指令を与える処理を行い、
アービタ３７に対する読み出し要求がなければ、アービ
タ３６に対する読み出し要求に対し読み出し指令を与え
る処理を行い、アービタ３６，３７の何れに対しても読
み出し要求がなければアービタ３１に対する読み出し要
求に対し読み出し指令を与える処理を行う。例えばアー
ビタ３１，３６，３７からの各セルバッファごとの読み
出し指令の論理積をＡＮＤ回路３９1 ，３９2 でそれぞ
れとり、アービタ３６，３７は読み出し要求がない時は
ＡＮＤ回路３９1 ，３９2 に高レベルを出力するように
し、ＡＮＤ回路３９1 ，３９2 の出力をそれぞれ読み出
し指令としてセルバッファ２１1 ，２１2 へ供給する。
【００１４】この構成では各ＶＣごとにセル間隔がＴ1
を越えると読み出し要求１が発生し、セル間隔がＴ2 ＝
Ｔ０VCを越えると読み出し要求２が発生し、セル間隔が
Ｔ3を越えると読み出し要求３が発生し、読み出し要求
３は最優先であるから、そのＶＣにおいてセル間隔が極
端に広がるのが防止される。このようにセル間隔が極端
に広がるのを避ける場合は最も大きいしきい値Ｔ3 を越
える読み出し要求３を最優先としたが、伝送路上でのＶ
Ｃ単位での理想的セル間隔を最も多くしたい場合はＴ2
を越える読み出し要求を最優先とする。このように実際
に用いられるシステムの要求により、どの要求を最優先
にするかの優先順位が予め決められる。このようにして
ＶＣ単位でのセル間隔を現実のシステムに応じた理想状
態に近づけている。なお優先度の高い要求を選択する手
段は、前記ＡＮＤ回路を用いる手法の他に各種の手法が
考えられる。またアービタ３１，３６，３７の何れかの
みを有効とすることにより、伝送路１５上のＶＣ単位で
のセル間隔を制御することもできる。
を越えると読み出し要求１が発生し、セル間隔がＴ2 ＝
Ｔ０VCを越えると読み出し要求２が発生し、セル間隔が
Ｔ3を越えると読み出し要求３が発生し、読み出し要求
３は最優先であるから、そのＶＣにおいてセル間隔が極
端に広がるのが防止される。このようにセル間隔が極端
に広がるのを避ける場合は最も大きいしきい値Ｔ3 を越
える読み出し要求３を最優先としたが、伝送路上でのＶ
Ｃ単位での理想的セル間隔を最も多くしたい場合はＴ2
を越える読み出し要求を最優先とする。このように実際
に用いられるシステムの要求により、どの要求を最優先
にするかの優先順位が予め決められる。このようにして
ＶＣ単位でのセル間隔を現実のシステムに応じた理想状
態に近づけている。なお優先度の高い要求を選択する手
段は、前記ＡＮＤ回路を用いる手法の他に各種の手法が
考えられる。またアービタ３１，３６，３７の何れかの
みを有効とすることにより、伝送路１５上のＶＣ単位で
のセル間隔を制御することもできる。
【００１５】上述においては複数のＶＣを多重化する場
合にこの発明を適用したが、複数のＶＰを多重化する場
合にもこの発明を適用できる。またこの発明はハードウ
ェアで構成するのみならず、ソフトウェアで構成しても
よい。
合にこの発明を適用したが、複数のＶＰを多重化する場
合にもこの発明を適用できる。またこの発明はハードウ
ェアで構成するのみならず、ソフトウェアで構成しても
よい。
【００１６】
【発明の効果】図４Ｂにこの発明の効果を示すための計
算機シミュレーション試験の結果を示す。試験条件とし
てＶＰ５２Ｍｂ／ｓ、セルバッファの容量を１２８セ
ル、入力ＶＣのセルゆらぎを１０００セル周期；伝送路
１５の伝送速度を１５５Ｍｂ／ｓ、セル損失率を１
０-9、ジッタＣＢＲトラフィクとし、横軸はＶＣの速度
を、縦軸はＶＣ速度が６４ｋｂ／ｓの場合を１とした相
対的ＶＰ効率を示している。この図から従来のＶＰシェ
ーパーはＶＣ速度が大になるに従ってＶＰ効率が低下す
るが、この発明のＶＰシェーパーによればＶＣ速度が１
７Ｍｂ／ｓになってもＶＰ効率の低下はほとんど生じて
いない。
算機シミュレーション試験の結果を示す。試験条件とし
てＶＰ５２Ｍｂ／ｓ、セルバッファの容量を１２８セ
ル、入力ＶＣのセルゆらぎを１０００セル周期；伝送路
１５の伝送速度を１５５Ｍｂ／ｓ、セル損失率を１
０-9、ジッタＣＢＲトラフィクとし、横軸はＶＣの速度
を、縦軸はＶＣ速度が６４ｋｂ／ｓの場合を１とした相
対的ＶＰ効率を示している。この図から従来のＶＰシェ
ーパーはＶＣ速度が大になるに従ってＶＰ効率が低下す
るが、この発明のＶＰシェーパーによればＶＣ速度が１
７Ｍｂ／ｓになってもＶＰ効率の低下はほとんど生じて
いない。
【００１７】以上述べたようにこの発明によれば、ＶＰ
レベルでのセル間隔を保証するだけでなく、ＶＣレベル
でのセル間隔をも保証し、ＶＰ網効率が向上し、網効率
や端末の設計上有利である。
レベルでのセル間隔を保証するだけでなく、ＶＣレベル
でのセル間隔をも保証し、ＶＰ網効率が向上し、網効率
や端末の設計上有利である。
【図１】Ａは請求項１の発明の実施例を示すブロック
図、Ｂはその動作の説明に供するための図である。
図、Ｂはその動作の説明に供するための図である。
【図２】請求項１の発明の動作を説明するためのブロッ
ク図。
ク図。
【図３】請求項１の発明の実施例を示すブロック図。
【図４】Ａは図３のＶＣのセルとしきい値Ｔ1 ，Ｔ2 ，
Ｔ3 と発生読み出し要求との関係例を示す図、Ｂはこの
発明の効果を説明するための計算機シミュレーション実
験の結果を示す図である。
Ｔ3 と発生読み出し要求との関係例を示す図、Ｂはこの
発明の効果を説明するための計算機シミュレーション実
験の結果を示す図である。
【図５】従来のＶＰシェーパーを示すブロック図。
Claims (1)
- 【請求項１】 複数のバーチャルチャネル又はバーチャ
ルパスを多重化してあらかじめ決められたセル間隔で伝
送路に送出するＶＰシェーパーにおいて、 上記複数のバーチャルチャネル又はバーチャルパスごと
に設けられ、そのセルを到来順にそれぞれ記憶し、読み
出されたセルを上記伝送路へ出力する複数のセルバッフ
ァと、 上記複数のセルバッファごとに設けられ、そのセルバッ
ファからセルが読み出されるごとにその読み出されてか
らの経過時間を計数する各１個のカウンタと、 こ れら各カウンタの経過時間と上記セルバッファごとに
設定された複数のしきい値とをそれぞれ比較し、上記カ
ウンタの経過時間がしきい値を越えると、読み出し要求
を出す読み出し要求部と、 上記複数のセルバッファに共通に複数のアービタとが設
けられ、 上記セルバッファごとにしきい値が小さい順に読み出し
要求部の読み出し要求が上記アービタの１つにそれぞれ
供給され、 上記複数のアービタはしきい値が大きい値と対応する要
求部の読み出し要求が供給されるもの程優先度が高くさ
れ、 優先度の高いアービタから順に、そのアービタに読み出
し要求が供給されているセルバッファに読み出し指令を
与える処理を行う ことを特徴とするＶＰシェーパー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20522894A JP3117061B2 (ja) | 1994-08-30 | 1994-08-30 | Ｖｐシェーパー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20522894A JP3117061B2 (ja) | 1994-08-30 | 1994-08-30 | Ｖｐシェーパー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870304A JPH0870304A (ja) | 1996-03-12 |
| JP3117061B2 true JP3117061B2 (ja) | 2000-12-11 |
Family
ID=16503532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20522894A Expired - Fee Related JP3117061B2 (ja) | 1994-08-30 | 1994-08-30 | Ｖｐシェーパー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117061B2 (ja) |
-
1994
- 1994-08-30 JP JP20522894A patent/JP3117061B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告 ＳＳＥ９４−４７（１９９４年５月２６日） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0870304A (ja) | 1996-03-12 |
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Legal Events
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