JPH0728286B2 - 通信スイッチング制御装置 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に多重通信システムに関し、より詳しく
は、音声／データ・スイッチング・システムにおける可
変長タイム・スロットの急速割振り用制御回路に関す
る。

B.従来技術及びその問題点 コンピュータの使用が最近増加してきたのに応じて、デ
ータの需要増加が見られている。この需要の多くは、音
声の伝送、より広義には同期伝送をも必要とする端末位
置からのものである。したがって、音声データ統合スイ
ッチングが求められている。音声データ・スイッチング
用の様々な方式が開発されている。この方式の最も最新
のものは、時分割スイッチング方式または時間スイッチ
ング方式と空間スイッチング方式の組合せである。ただ
し、これらの方法は、下記に記載するように、低容量の
統合音声データ・スイッチングを提供し、コストが高く
成長の可能性が不十分である。

時間スイッチングと空間スイッチングを用いて、回線デ
ータとパケット・データのスイッチングを統合する１つ
のシステムが、米国特許第3766322号明細書に記載され
ている。この明細書に記載されているシステムは、多数
のクロスポイント・スイッチング・マトリックスを空間
スイッチングに使用し、スイッチされる各データ転送速
度カテゴリごとに１つの専用マトリックスを備えてい
る。回路データ及びパケット・データは、データ転送速
度が同じ場合には、どちらも同じスイッチング・マトリ
ックスを介して伝送することができる。また、スイッチ
される各データ転送速度に専用の個別の時分割スイッチ
を用いて、時間スイッチングを行なう。米国特許第3766
322号明細書に記載のシステムは、比較的低速で、した
がって低容量のシステムである。また、上記特許明細書
に記載されている種類の装置を用いて、スイッチされる
データ転送速度カテゴリの数を増加させようとすると、
多数の個別の時間スイッチ及び空間スイッチを含む複雑
な装置になることもわかる。

こうした複雑さは、時間スイッチ及び空間スイッチを各
データ転送速度カテゴリごとに専用にする必要があるた
めである。データ転送速度カテゴリの数を増加させずと
も、増大する需要に応じて成長するにも、各データ転送
速度カテゴリごとに個別の施設を専用にする必要がある
ので、多数の空間スイッチ及び時間スイッチが必要とな
る。したがって、上記明細書のスイッチング・システム
は、多数の空間スイッチ及び時間スイッチを必要とする
ため、システムの成長が比較的難しく、施設コストが高
くなる。

別の回線及びパケット・スイッチング用スイッチング機
構が、米国特許第4413337号明細書に開示されている。
この機構は、時分割スイッチングだけを使用し、空間分
割スイッチングは使用しない。したがって、この明細書
で開示されるシステムは、最高256本の64Kビット／秒回
線チャネルの近傍で稼働する比較的低容量のシステムを
提供する。

統合音声／データ通信用スイッチング・システムにおい
て、多数の連続時間間隔にわたって同じ接続を確立する
ことが求められている。従来技術のスイッチング・シス
テムで普通であるように、時間スロットが一定の大きさ
の場合には、通常、関連する制御論理回路を備えたメモ
リとカウンタから構成される割振り機構で十分である。
ただし、最新のスイッチング・システムでは、通信シス
テムにおける可変長時間スロットの迅速かつ要求に応じ
た割振りが必要である。

C.関連出願 本特許出願は、その主題が、1987年４月１日に出願さ
れ、本出願の出願人に譲渡された、米国特許出願第07/0
33437号「統合音声／データ通信用スイッチング・シス
テム（Switching System for Integrated Voice/Data
Communication）」と関連している。この米国特許出願
は、特開昭63−252046号に対応する。特開昭63−252046
号の記載内容を必要に応じて本明細書で引用する。

D.問題点を解決するための手段 したがって、本発明の１目的は、時間的にクリティカル
なシステムにおいて制御装置のネックとなる問題を解決
する、可変長時間スロットの高速動的割振り機構を提供
することにある。

本発明のもう１つの目的は、通信システムにおいて可変
長時間スロットの高速かつ要求に応じた割振りが可能
な、多重制御装置を提供することにある。

本発明によると、３角接続マトリックスが直接ハードウ
ェアにマップされる音声／データ・スイッチング・シス
テムにおいて、可変長時間スロットの迅速割振り用制御
回路が提供される。接続マトリックスの各座標点が、フ
リップ・フロップで実施される。フリップ・フロップへ
の入力は「ポート・アクティビティ」レジスタによって
供給され、フリップ・フロップの出力は、符号化回路に
供給されて、接続を確立するためのスイッチ・アダプタ
のアドレス生成される。

E.実施例 図面、特に第１図を参照すると、本発明の好ましい実施
例で使用される装置の全体的構成図が示してある。複数
のポート接続機構（図示せず）がポート・スイッチ・ア
ダプタ301〜316を介してスイッチング・マトリックス50
の入出力線501〜532に結合され、プロセッサ接続機構
（やはり図示せず）がプロセッサ・スイッチ・アダプタ
317〜332を介してスイッチング・マトリックス50の入出
力線533〜564に結合されている。ポート・スイッチ・ア
ダプタ301〜316は、音声及びデータの両方を処理するの
に使用される。ポート／プロセッサ接続機構は、ノード
とも呼ばれる。ポート／プロセッサ接続機構は、バス90
0によって、スイッチ・アダプタに結合されている。各
ポート／プロセッサ・スイッチ・アダプタは最高約1,00
0端末までのノードを収容することができる。各端末
は、データ処理端末または電話機に接続することができ
る。この実施例では、1024個の端末を使用している。ポ
ート・スイッチ・アダプタ301〜316は、全２重動作用の
２重線である入出力線501〜532により、スイッチング・
マトリックス50に接続されている。プロセッサ・スイッ
チ・アダプタ317〜332は、これも全２重動作用の２重線
であるスイッチング・マトリックスの入出力線533〜564
を介して、スイッチング・マトリックス50に接続されて
いる。同期信号を伝送するための入出力線は回線入出力
線と呼ばれ、非同期信号を伝送するための入出力線はデ
ータ入出力線と呼ばれる。スイッチング・マトリックス
50における接続は、マトリックス制御装置70によって確
立される。スイッチング速度を最大にするには、マイク
ロプログラム式制御装置が好ましい。スイッチング・マ
トリックス50における様々な接続に対する要求は、スイ
ッチ・アダプタ301〜332からマトリックス制御装置70
に、データ要求マスクまたは回線要求マスクの形で送ら
れる。

第１図に示したシステムは、同じ宛先向けの音声及びデ
ータまとめて１フレームにし、同じ宛先向けのパケット
をパケット記憶機構に記憶する、大容量統合音声／デー
タ・スイッチング・システムをもたらす。このシステム
は、関連する特開昭63−252046号に、より詳細に開示さ
れている。このシステムでは、フレーム化し記憶させた
データをスイッチング・マトリックスを介して伝送す
る。したがって、フレームの長さは、回線接続（すなわ
ち、電話呼出し）がシステムに追加されたりシステムか
ら除去されたりするのに応じて変動する。この機構は、
１つの制御機構70しか必要とせず、それが通常のパケッ
ト（すなわち、データ）トラフィックを経路指定するの
にも使用されるという利点がある。フレームの経路指定
は、可変長の時間スロットを割り振ることと等価であ
り、音声サンプリング周波数によって指示される時間間
隔（通常は125マイクロ秒）内に処理しなければならな
い。

本発明は、特開昭63−252046号の公報の第８図に示され
ている回路は改良するものである。第２図に再掲したそ
の回路は、制御装置70の一部であり、要求された利用可
能なアダプタのアドレスを生成するのに使用される。接
続情報は、要求マスクによって各ポートから制御装置に
渡される。制御装置は、この情報を要求マスク・レジス
タ42に読み込み、制御装置マスク46を更新し、選択すべ
き宛先ポートのアドレスを符号化回路から吹き出す。要
求側ポートからどの宛先にも接続できない場合は、符号
器の出力は無効であり（すなわち、アドレスなし）、制
御装置サイクルは失われる。次いで、制御装置は、次の
ポートにサービスを試みることができる。ただし、この
ポートも対応する空いた宛先ポートを持たないかもしれ
ず、したがって、制御サイクルがもう一つ失われること
になる。制御装置サイクルが失われると、要求マスクの
伝送時間とあいまって、制御装置の全体的性能に重大な
影響を及ぼすことがある。

特開昭63−2502046号に開示されている発明によれば、
時間スロットの割振りは、次のように処理される。第１
図におけるＮ個のスイッチ・アダプタ301〜316及び317
〜332はそれぞれ、第３図に示すように、各ビットが対
応するアダプタとの接続が必要かどうかを示す、Ｎビッ
トのマスクを制御装置70に渡す。このマスクは、スイッ
チ・アダプタの現状況、すなわち使用中かそれとも空い
ているかを含む、制御装置70中のレジスタと比較され、
接続が要求されている使用中でないアダプタのうち１つ
を選択する。この方法は、制御装置とスイッチ・アダプ
タの間にマスクを転送するための幅Ｎビットのバスを必
要とし、マスク転送に付随する時間遅延をもたらす可能
性がある。

次に、本発明による回路について説明する。Ｎ個のスイ
ッチ・アダプタを備えたシステムでは、Ｎ（Ｎ−１）通
りの接続の組合せが可能である。２つのポートＡ、Ｂ間
でＡからＢへ及びＢからＡへの転送が１回の動作で（全
２重モード）実行できるものと仮定した場合、Ｎ（Ｎ−
１）/2通りの組合せだけが可能である。第４図は、ポー
トが６個の場合のあらゆる接続、たとえば６−１、６−
２、６−３などの３角マトリックスを示す。２つのポー
ト間でひとたび接続が確立すると、他の可能な接続がい
くつか排除される。可能な接続の３角行列表示で、確立
された接続に対する項目を含む行と列にあるすべてのマ
トリックス項目が排除される。たとえば、第５図は、接
続ポート５、２及びその結果を生じる他の接続の排除を
示している。

第６図には、４ポート・スイッチの１例が示されてい
る。マトリックスの各座標点は、フリップ・フロップLi
jで実施される。フリップ・フロップへの入力は、ポー
ト・アクティビティ・レジスタ（PAR）のビットPkによ
って与えられる。各フリップ・フロップLijの出力は、
接続を確立するためのスイッチ・アダプタのアドレスを
生成する優先順位符号化（PE）回路に供給される。

第２図の直列回路では、回線要求マスクが、接続を要求
している各ポートから制御装置に送られる。（制御装置
マスク46を要求マスク42と比較して見つかるはずの）利
用可能なポートの一致が見られない場合には、制御装置
サイクルが失われることになる。次いで、次の制御装置
サイクル、別のポートがその要求マスクを送り込み、以
下同様にして一致するまで繰り返される。

これとは対照的に、第６図の並列回路は、１サイクル以
内に利用可能な接続を見つけ、その情報を制御装置70に
送る。これは、ポートP₁…Pn間のあらゆる可能な接続を
表す、第６図の３角行列を用いて行なわれる。各フリッ
プ・フロップLijは、特定の接続が実現されたかどうか
を表す。

第６図の回路は、次のように機能する。ポート・サービ
ス・サイクル（全ポートが１回サービスされる期間であ
ると定義できる）の始めに、全フリップ・フロップがク
リアされる。すなわち、ポート・アクティビティ・レジ
スタPARの全ビットPkが０であり、フリップ・フロップL
ijの状態もまた０になる。したがって、NORゲートの出
力Nijは高レベルであり、優先順位符号化回路PEは、サ
ービスすべき次のポートのアドレスとして利用可能な接
続ポートから任意に１ポートを選択する（本実施例では
利用可能なポートから番号順に選択することとし、最初
にP₁を選択する）。次いで、制御装置はアドレスP₁を用
いて、ポート・アクティビティ・レジスタPAR中の対応
する項目、すなわち１ビットをセットする。これによ
り、P₁に対応するN₁₂、N₁₃、N₁₄の出力が論理０となる
ため、PEへの入力I₁は０となり、P₁は選択不可能状態と
なる。次いで、PEは，次に利用可能なポート、例えば、
P2を選択し、PARの対応ビットを１にセットする。これ
により、L₁₂の入力側のANDゲートの出力が１になるの
で、フリップ・フロップL₁₂が１にセットされる。NORゲ
ートN₁j及びN₂jの出力は低レベル（０）となり、この結
果I₁及I₂は０となる。

次の段階は、制御装置がスイッチング・マトリックスに
おけるP₁とP₂の間の接続を実現し、P₁がP₂に接続済みで
あるという信号を（P₂のアドレスと一緒に）送り、同様
にP₂がP₁に接続済みであるという信号を（P₁のアドレス
と一緒に）送る。もちろん、これらの動作は、並列に起
こり得る。

P₁とP₂の接続が不要になると、P₁及びP₂は遮断信号を制
御装置70に送り、制御機構70はそのPAR中の対応項目を
クリアする。これによって、PEに対する項目I₁及びI₂は
クリアされるが、フリップ・フロップL₁₂はクリアされ
ない（したがって、接続P₁−P₂がサービスされたことを
示す）。次いで、PEは、同一サービス・サイクル内で、
別の利用可能なポート対を選択する。第５図で、ポート
・アクティビティ・レジスタPARの項目をリセットスル
ト、陰影をつけた領域がクリアされる。

すべての接続がサービスされると、すなわち全フリップ
・フロップLijがセットされると、１つのサービス・サ
イクルが終了する。次いで、全フリップ・フロップLij
をクリアすることにより、新たなサービス・サイクルが
開始できる。

上記の説明からわかるように、回線要求マスクがポート
から制御装置に渡されない。第２図の要求マスク42及び
制御装置マスク46の両方が、ポート利用可能状態をポー
ト毎にオン・オフするPARで置き換えられる。一部の接
続Lijを確立する必要がない場合、当該のフリップ・フ
ロップをシステム初期設定時にしかるべく設定して、追
加の制御線によって、それがリセットされてそのCL入力
がゲート・アウトされるのを防止することができる。

この回路はNORゲート、ORゲート、優先順位符号器を通
る信号伝播しか伴わないので、その遅延はきわめて小さ
い。この回路は、サイズが比較的大きなシステム用のも
のでさえ、１つのチップ上で容易に実施できる。たとえ
ば、64ポートのスイッチでは、64×63×２、すなわち20
16個のマトリックスが必要であるが、それは現在のVLSI
技術で十分に可能である 第２図に示してある回路とは対照的に、第６図の回路
は、要求マスク及び制御装置マスクの情報を含んでお
り、その結果、その情報をスイッチ・ポートと制御装置
の間で渡す必要がない。この回路は、可能な接続の組合
せを並列に検査し、あるポートから別のポートへの接続
が可能かどうかを調べる。すなわち、ポート・サービス
・サイクルの始めに、優先順位符号器PEの出力が、空い
ているポート、たとえばポートP₁のアドレスを与える。
制御装置は、アドレスP₁を読み取り、「ポート・アクテ
ィビティ」テーブル中で対応するビットをセットする。
次いで、優先順位符号器PEは、別の空いているポート、
たとえばポートP₂のアドレスを生成する。制御装置は、
これらの２ポートをスイッチング・マトリックス50中で
接続し、アドレスP₁をポートP₂に、アドレスP₂をポート
P₁に、それらが接続されることを示す信号と一緒に送
る。P₁及びP₂は、フレームを互いに伝送する。伝送が完
了すると、これらは、伝送が終了したことを、１ポート
ごとに１本の線を介して（または時間多重化線を介し
て）制御装置に示す。次いで、制御装置が、ポート・ア
クティビティ・レジスタPAR中でビットP₁及びP₂をクリ
アする。

ポート選択動作に話を戻すと、制御装置は、上記のよう
にポートP₁及びポートP₂を選択した後、優先順次符号器
の出力で指示される別のポート対を選択する。可能なあ
らゆるポート接続が実現されると、サービス・サイクル
が終了する。このことは、全フリップ・フロップLijが
セットされることにより示される。この条件の検出は、
第６図におけるフリップ・フロップLijの全出力を大き
なNANDゲート中に供給することによって実行できる。NA
NDゲートのゼロ出力が、サービス・サイクルの終了を示
す。

本発明の本質は、複数の可変長のパケットの伝送の場
合、ある１つのパケットは、他のパケットの伝送と必ず
しも同期して終了するとはかぎらない。これは、接続さ
れたポートの一部が解放され、したがって将来、接続の
一部だけが許されることを意味する。制御装置70は、あ
らゆる接続情報にアクセスできる場合にのみ、どのポー
トが別のポートに接続できるかを迅速に決定することが
できる。これは、フリップ・フロップの３角アレイ及び
第６図の関連回路によって実現される。

F.発明の効果 本発明によれば、通信スイッチング・システムにおい
て、可変長のタイム・スロットを高速に割り振ることが
可能になる。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例で使用される装置全
体の構成図である。 第２図は、従来システムで使用されている利用可能なア
ダプタを選択するのに使用される回路の構成図である。 第３図は、従来システムで使用されているＮビットの要
求マスクを示す説明図である。 第４図は、本発明の原理を示す３角接続マトリックスの
説明図である。 第５図は、ある接続が確立したためにいくつかの接続が
利用不能になったことを示すために陰影をつけて示し
た、第４図に示す３角接続マトリックスの説明図であ
る。 第６図は、利用可能なアダプタを選択するのに使用され
る、本発明による回路を示す構成論理図である。 42……要求マスク、46……制御装置マスク、50……スイ
ッチング・マトリックス、70……マトリックス制御装
置、301〜316……ポート・スイッチ・アダプタ、317〜3
32……プロセッサ・スイッチ・アダプタ、533〜564……
入出力線、900……バス。

フロントページの続き (56)参考文献 特開 昭63−252046（ＪＰ，Ａ) 特開 昭62−136948（ＪＰ，Ａ) 特開 昭62−143540（ＪＰ，Ａ) Ｃ．Ｊ．Ｇｅｏｒｇｉｏｕ，“Ｆａｕｌ ｔ−Ｔｏｌｅｒａｎｔ Ｃｒｏｓｓｐｏｉ ｎｔ Ｓｗｉｔｃｈｉｎｇ Ｎｅｔｗｏｒ ｋｓ”14ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａ ｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｆａｕ ｌｔ Ｔｏｌｅｒａｎｔ Ｃｏｍｐｕｔｉ ｎｇ，Ｐ．240−245

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数Ｎ個の入出力ポートと、 上記Ｎ個の入出力ポートに接続されたＮ個の入出力線マ
   トリックスを相互接続するためのクロスポイントのアレ
   イを持つスイッチング・マトリックスと、 を含む通信スイッチング・システムにおいて、 上記スイッチング・マトリックスに接続され、上記Ｎ個
   の入出力ポートに応答して、上記Ｎ個の入出力線相互間
   で要求された相互接続を行うため上記クロスポイントを
   制御する通信スイッチング制御装置であって、 上記Ｎ個の入出力ポートのそれぞれの活動状態または非
   活動状態の表示を記憶するための、行と列の出力を定め
   るＮ段を持つポート・アクティビティ・レジスタ手段
   と、 上記Ｎ個の入出力ポート間の可能な接続組み合わせを並
   列に検査して、要求されている接続が、あるポートと別
   のポートとの間で可能かどうか判定するために、上記ポ
   ート・アクティビティ・レジスタ手段の上記行と列の出
   力に接続して行と列に配置された、上記入出力ポート間
   のすべての可能な接続の組み合わせに対応するＮ（Ｎ−
   １）/2個のセルを含む３角選択マトリックス手段と、 上記３角選択マトリックス手段から出力を受け取り、上
   記Ｎ個の入出力ポートの特定２ポート間の接続を実行す
   る際に使用される空きポートのアドレスを生成する符号
   化手段と、 を含む通信スイッチング制御装置。
2. 【請求項２】上記セルの１つを除く各々が、１個のフリ
   ップフロップ回路、１個のANDゲートおよび１個のNORゲ
   ートからなり、 上記ANDゲートが、上記フリップフロップ回路に接続
   し、それぞれの段の対応するポートが活動的であること
   を表示する論理１に設定された上記ポート・アクティビ
   ティ・レジスタ手段の選択された２つの段に応答して、
   上記フリップフロップ回路に論理１を送り、 上記NORゲートが、上記フリップフロップ回路の出力
   と、上記ポート・アクティビティ・レジスタ手段の上記
   行の１つと列の１つの出力とを、その入力として受け取
   り、上記符号化手段にその出力を送る、 という構成をなす請求項１記載の通信スイッチング制御
   装置。