KR100550761B1 - 자기 터널 접합 디바이스 및 메모리 어레이 - Google Patents

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Abstract

장벽 층에 의해 분리된 피닝된 층(pinned layer) 및 프리 층(free layer)을 포함하고 있는 자기 터널 접합(magnetic tunnel junction) 디바이스가 제공된다. 본 발명에 따라서, 프리 층은 페리자성 층, 및 적어도 자기 터널 접합 디바이스의 소정의 온도 범위 내에서 페리자성 층의 자성 모멘트에 실질적으로 반-평행(anti-parallel)인 자성 모멘트를 가지는 반-평행 층을 포함하고 있다.

Description

자기 터널 접합 디바이스 및 메모리 어레이{MAGNETIC TUNNEL JUNCTION CONTAINING A FERRIMAGNETIC LAYER AND ANTI-PARALLEL LAYER}
도 1은 페리자성 물질의 예시적인 자화 방향을 도시하는 단면도,
도 2는 본 발명의 실시예에 따른 MTJ 디바이스의 단면도,
도 3a는 본 발명의 실시예에 따른 MTJ 디바이스의 자화 방향을 도시하는 단면도,
도 3b는 본 발명의 실시예에 따른 MTJ 디바이스의 대안의 자화 방향을 도시하는 단면도,
도 4는 본 발명의 실시예에 따라서 형성된 복수의 MTJ 디바이스를 포함하는, 자성 메모리 층의 적어도 일부를 도시하는 도면.
본 발명은 메모리 저장 디바이스에 관한 것이며, 더 상세하게는 자기 터널 접합(MTJ:magnetic tunnel junction)의 프리 층내의 페리자성 층과 반-평행 층(anti-parallel)을 사용하는 것에 관한 것이다.
자성 램(MRAM) 기술은 예컨대, MTJ와 같은 저장 셀을 사용하며, 이들 셀은 각각 적어도 2개의 자성 영역 또는 층과 이들 사이에 전기 절연 장벽을 가지고 있다. 데이터 저장 메커니즘은 두개의 층의 자화의 상대적인 방향, 및 이들 층에 부착된 전극을 통해서 이 방향을 식별하는 성능에 의존한다. 배경 기술로, 1997년 7월 22일 및 1997년 7월 17일에 각각 공개된 Gallagher 등의 미국 특허 제 5,650,958 호 및 제 5,640,343 호를 참조하며, 이들은 참조로서 포함된다.
MTJ는 전형적으로 얇은 절연 층으로 분리된 두개의 강자성체 전극을 포함하는 디바이스이다. MTJ는 스핀-편극된(spin-polarized) 전자 터널링 현상을 기반으로 한다. 절연 층은 강자성체 전극 사이에 터널링이 발생하기에 충분하도록 얇다.
종래의 MTJ 디바이스는 "프리(free)" 강자성체 층(예컨대, 코발트(Co)) 및 "피닝된(pinned)" 강자성체 층(예컨대, 코발트-철(Co-Fe))을 포함하며, 이들은 절연 터널링 층(예컨대, 알루미늄 산화물)에 의해 분리된다. "피닝된" 강자성체 층의 자화는 그 층의 평면 내로 지향되지만, 문제로 되는 범위의 자계가 인가되더라도 회전할 수 없도록 고정되어 있다. 피닝된 강자성체 층은 계면 교환 결합에 의해 인접한 반강자성 층에 고정된다. "프리" 강자성체 층의 자화는 피닝된 자성 층의 고정 자화에 대해서 프리 강자성체 층의 평면에서 회전가능하게 된다.
터널링 현상은 전자 스핀에 의존하므로, MTJ의 자기 응답은 두개의 전극의 상대적인 방향 및 스핀 편극의 함수로 된다. 두개의 강자성체 층과 중간의 터널 장벽을 관통하여 흐르는 터널링 전류의 양은 두개의 강자성체 층의 상대적인 자화 방향과 관련된다. 두개의 강자성체 층의 자성 축이 서로 동일 방향이면, MTJ 디바이스의 전기 저항이 낮아서, MTJ 디바이스에는 높은 레벨의 전류가 흐른다. 강자성체 층의 자성축이 서로 반대 방향이면, 저항의 레벨이 높아서, MTJ 디바이스에는 낮은 레벨의 전류가 흐른다. 따라서, 프리 층의 자성 상태는 MTJ 디바이스에 흐르는 전류의 측정 레벨에 의해 판독될 수 있다.
메모리 디바이스로 동작시에, MRAM은 MTJ내의 피닝된 층에 대하여 프리 또는 저장 층의 자화 상태를 추론하기 위해 터널링 저항을 측정함으로써 판독될 수 있다. MRAM 디바이스는 외부 자계를 사용해서 프리 층 자화를 역방향으로 함으로써 기록될 수 있다. 만약 프리 층이, 회전은 자유롭지만 X 축과 평행하게 또는 반-평행하게 하기 위해 강한 에너지를 필요로하는 단순한 단위자석이라고 가정하고, 그리고 피닝된 층도 유사한 단위자석을 가지지만 +X 방향에 고정되어 있다고 가정하면, MTJ 디바이스의 프리 및 피닝된 층에 대한 상대적 자화 상태는 동일 방향(평행)과 반대 방향(반평행)의 두개만이 존재할 수 있다.
이들 디바이스의 성능을 평가하는 데에는 다양한 파라미터가 문제로 된다. 첫째, 두 저장 상태 간의 저항값의 변화율이 자기 저항(MR)으로 표현되며, 이는 두 상태 간의 저항값 변화의 백분율이다. 역사적으로, MR 값이 더 큰 접합을 획득하기 위해서 포화 자화(Ms)가 큰 강자성체 재료가 사용되었다(예컨대, R. Meservey and P.M. Tedrow, Phys. Rep. 238, 173(1994)를 참조). 보다 최근에 알려진 바에 의하면, Co, Fe 및 Ni의 합금에 의해 형성된 전극을 포함하는 MTJ의 포화 자화의 크기와 MR 간의 연관성은 그다지 크지 않다고 한다.(D.J. Monsma and S.S.P.Parkin, Appl. Phys. Lett. 77, 720(2000)).
둘째로, 보자력이 문제로 되는데, 이는 저장 셀의 어레이 내의 배선에 흐르는 전류에 의해 생성된 자계가 저장 층의 자화를 회전시킬 것을 요구하기 때문이다. 메모리 어레이의 용량이 증대됨에 따라, MTJ 면적은 필연적으로 보다 더 작고, 보다 더 조밀하게 될 것이다. 이 때문에, 스위칭 자계(보자력 Hc이라고도 함)는 디바이스의 물질, 두께, 종횡비 및 형상이 동일하더라도, 횡방향의 크기에 거의 역비례하게 증가하게 된다. 현재의 설계 방침을 사용하게 되면, 고밀도로의 요구를 충족하기 위해 접합의 크기가 작아지게 되고 그 결과 보자력은 관리 불가능할 정도로 크게 되는 상황에 도달하게 된다.
이런 사항에 더해서, MTJ 디바이스의 크기를 서브-미크론 영역으로 만들 때 발생하는 다른 문제들이 있다. 첫째, 시간 경과에 따라 비트를 "소거(erase)"하는 강력한 반자계(demagnetizing)가 존재한다. 둘째, 이 반자계는 일정하지가 않다. 특히, 이 반자계는 MTJ 디바이스의 에지의 근처에서 가장 강하다. 따라서, 제조가 가장 난이한 이 단부의 에지 근처에서 MTJ 디바이스의 불균일성을 제어하는 것이 가장 중요하다. 따라서 자기 소자의 에지에서 작은 결함이 발생하게 되면 원하지 않는 마이크로 자기 구조에 대한 핵형성(nucleation) 또는 스피닝 영역이 형성되어 접합 특성의 예측을 어렵게 한다. 셋째, 퍼멀로이와 같은 다결정 물질을 사용하게 되면, 마이크로크리스탈(microcrystallite)의 불규칙한 방향으로 인해, 디바이스의 특성 변동이 커질 가능성이 있다. 매우 소형인 디바이스에서, 그레인 구조로 인한 통계적인 변동이 훨씬 더 크게 나타날 것이다. 이러한 그레인은 MTJ의 전극 사이의 터널링 특성의 변동을 야기시킬 수 있고, 나아가 디바이스 특성의 불확실성 및 변동을 유발한다.
이렇게 발생하는 보자력 문제를 완화시키기 위해 몇 가지 솔루션이 제안되었다. 첫째, HC가 MS와 연동하기 때문에, 저장 전극의 포화 자화 MS를 감소시키는 것이 좋다. 그러나, MS가 낮은 다수의 물질(예컨대, 비-자성 소자와 Co와 Fe의 합금으로 형성된 물질)은 MR이 작다. 둘째, HC가 전극 두께와 연동하기 때문에, 자기 전극의 두께를 감소시키는 것이 좋다. 그러나, 현재의 접합은 그들의 극도로 얇은 전극으로 인해 지금이상으로 얇게 할 수 없으며, 어떻게 하더라도 더 이상의 감소는 곤란하다.
따라서, 상당한 MR을 제공하고, 보자력을 자유롭게 미세 조정하면서, MTJ 디바이스를 제조하는 새로운 접근 방법이 요구된다.
본 발명의 제 1 국면에서는, MTJ 디바이스가 제공된다. MTJ 디바이스는 장벽 층에 의해 분리된 프리 층 및 피닝된 층을 포함하고 있다. MTJ의 프리 층은 페리자성 물질 및 반-평행 층을 포함하는데, 이 반-평행 층의 자성 모멘트는 자기 터널 접합 디바이스의 적어도 소정의 온도 범위내에서 페리자성 층의 자성 모멘트와 실질적으로 반-평행이다. 페리자성 층 및 반-평행 층은 스페이서 층에 의해 분리되거나 직접 인접할 수 있다.
바람직한 실시예에서, 반-평행 층은 강자성체 물질을 포함하고 있다. 그러나, 반-평행 층은 프리 층내의 페리자성 물질과는 다른 자성 특징을 가진 페리자성 물질을 포함할 수도 있다. 예컨대, 반-평행 층에서 사용되는 페리자성 물질은 프리 층의 페리자성 물질과는 상이한 보상 온도를 가질 수 있다.
본 발명의 다른 국면에서, 메모리 어레이가 제공된다. 이 메모리 어레이는 복수의 메모리 셀을 포함하고, 그 메모리 셀 중 적어도 하나는 MTJ 디바이스를 구비하는데, 이 디바이스는 페리자성 층과 반-평행 층을 구비한 프리층을 구비하며, 반-평행 층의 자성 모멘트는 자기 터널 접합 디바이스의 소정의 온도 범위내에서 페리자성 층의 자성 모멘트와 실질적으로 반-평행하다.
도 1은 철(Fe) 원자(120) 및 테르븀(Tb) 원자(140)를 포함하고 있는 페리자성 물질의 예의 블록(100)을 도시하고 있다. 페리자성 클래스의 물질이 테르븀과 같은 희토류 원소 및 철과 같은 전이 금속의, 두개의 서브 래티스(sublattice)로 이루어지는 것이 일반적이라는 것을 이해할 것이다. 낮은 온도에서, 즉 보상 온도 이하에서, 도 1에서 긴 화살표로 도시된 희토류 모멘트(140a)는 도 1에서 짧은 화살표로 도시된 전이 금속 모멘트(120a)보다 더 크다. 따라서, 희토류 모멘트의 방향으로 순수 자화가 존재한다. 그러나, 희토류 모멘트는 보다 작은 교환력(exchange force)에 지배를 받으므로, 온도가 상승함에 따라 급격하게 감소된다. 때때로 보상 온도(Tcomp)라 불리는 중간 온도가 존재하는데, 이 중간 온도에서 두개의 래티스는 서로를 완전히 상쇄시키며, 이 페리자성 물질의 순수 자화는 0으로 떨어진다. 보상 온도보다 높은 온도 및 낮은 온도 모두에서 순수 자화는 제한된다. 합금의 조성비를 조정함으로써 보상 온도를 조정할 수 있다. 더욱이, 사용되는 구성 물질의 적절한 선택을 통해서 합금의 보자력을 조정할 수 있다.
자기-광(MO) 저장에 대한 페리자성 물질의 다른 특성이 설명된다. "휴지기(rest)"에, 즉 물질이 기록되지 않는 동안에, MO 매체는 순수 모멘트를 가지지 않는다. 그러나, 자화의 상태를 점검하기 위해 사용되는 레이저는 전이 금속 서브 래티스내에서만 강하게 상호 작용한다. 따라서, 순수 자화가 없을 때에도, 두개의 상이한 상태가 시각적으로 구별될 수 있다.
터널링 신호는 상기 설명된 MO의 예와 유사한 방식으로 서브래티스들 중 하나의 자화 상태에 반응한다. 더욱이, 자화는 페리자성 층내의 구성 물질의 선택을 통해서 동작 온도에 대한 보상 온도를 조정함으로써 설정될 수 있다. 이로써, 의도하는 애플리케이션에서 보자력을 편리한 레벨로 효과적으로 조정할 수 있다.
참조로서 인용된, 2000년 11월 8일에 출원된, 미국 특허 번호 09/708,207 호, "Magnetic Tunnel Junctions Using Ferrimagnetic Materials"에서, 본 발명의 발명자들은 MTJ 디바이스의 페리자성 물질의 사용을 개시했다. 더 상세하게는 이전에 출원된 애플리케이션의 바람직한 실시예에서, 발명자들은 MRAM 메모리의 감지성을 증가시키기 위해, MTJ의 프리 층내의 페리자성 물질의 사용을 개시했다. 프리 층내에서 페리자성 물질을 사용할 때, 페리자성 층의 보상 온도, 또는 그 근처에서 선택된 한 요소를 제외한 모든 요소를 유지하는 것이 바람직하다. 이는 MRAM 디바이스의 열적 환경이 주의깊게 제어되어야 하거나 디바이스의 자성 특성이 디바이스의 동작가능 기간(window)을 변화시키거나 감소시킬 수 있으며, 또는 동작 불가능하게 할 수 있다는 것을 의미한다. 모두 참조로서 인용된, 2002년 5월 7일에 출원된 본 발명과 같은 발명자의 미국 특허 제 6,385,082 호, "Thermally Assisted MRAM" 및 2002년 4월 23일에 출원된 본 발명과 같은 발명자의 미국 출원 제 10/128,838 호, "Memory Storage Device With Heating Element"에 설명된 바와 같이, 열원 및 온도 조절 회로를 사용해서 온도가 제어될 수 있다. 그러나, MRAM 디바이스의 성능은 온도 제어 방법에 의존하는 디바이스에서 발생하는 온도 드리프트에 비례해서 악화될 것이다.
여기서 제공되는 MTJ 디바이스는 페리자성 층 및 MTJ 디바이스의 프리 층내의 반-평행 층을 모두 사용한다. 프리 층의 일부로서 페리자성 층에 더해서 반-평행 층을 사용함으로써, MTJ는 정지 모드에서, 즉 MTJ 디바이스의 프리 층이 스위칭되지 않을 때, 보상 온도와는 다른 온도에서 동작하도록 배열될 수 있다. 상기 설명된 바와 같이, MTJ은 메모리 어레이 디바이스의 일부로서 기록될 때 스위칭될 수 있다. MTJ가 기록용으로 선택될 때, MTJ는 프리 층내의 페리자성 층의 보상 온도에 이르거나 적어도 근접하도록 가열된다. 이러한 구성으로, 선택된 MTJ는 보상 온도로와는 다른 온도 대신에 보상 온도로 될 수 있고, 이로써 온도 드리프트와의 관련성이 방지된다.
도 2는 본 발명의 실시예에 따른 MTJ 디바이스(200)의 개략도이다. 디바이스(200)는 프리 층(205) 및 피닝된 층(260)을 포함하며, 이들은 장벽 층(280)으로 분리되어 있다. 본 발명에 따라서, 프리 층(205)은 페리자성 층(210) 및 반-평행 층(220)을 포함한다.
예시적인 실시예에서, 프리 층(205)은 페리자성 층(210)과 반-평행 층(220)을 분리하는 스페이서 층(240)을 더 포함한다. 따라서, 본 발명에 따른 프리 층(205)은 도 2에 도시된 바와 같은 샌드위치 층 구조를 형성할 수 있다.
대안으로, 프리 층(205)은 페리자성 층(210) 및 반-평행 층(220)이 서로 직접 인접하도록 스페이서 층을 생략할 수도 있다. 본 실시예에서, 페리자성 층(210) 및 반-평행 층(220)은 함께 교환 결합될 수 있다. 이론적으로 얽매이진 않지만, 예컨대 반-평행 층(220)내의 페리자성 물질과 같은, 반-평행 층(220)은 페리자성 층(210)의 2개의 구성 서브 래티스 중 하나에 교환 결합될 수 있다. 따라서, 보상 온도 미만의 온도에서, 페리자성 층(210) 및 반-평행 층(220)의 자화는 프리 층(205)내에서 순수 모멘트를 발생시키지 못할 것이다. 보상 온도 초과의 온도에서, 두 층의 모멘트는 더해져서, 선택된 MTJ과 선택되지 않은 MTJ 사이의 차이를 더 크게 한다.
페리자성 층(210)은 공지된 바와 같이 제 1 페리자성 물질을 포함한다. 이러한 페리자성 물질의 예는 가돌리늄(Gd), Tb 및 디스프로슘(Dy) 중 적어도 하나를 포함하고, Fe 및 Co 중 적어도 하나를 더 포함하는 합금이다.
반-평행 층(220)은 바람직하게는 강자성체 물질을 포함한다. 강자성체 물질은 공지되어 있다. 대안으로, 반-평행 층(220)은 페리자성 층(210)에 포함된 제 1 페리자성 물질과는 상이한 특성을 가지고 있는 제 2 페리자성 물질을 포함한다. 예컨대, 반-평행 층(220)의 두께 및 보상 온도는 프리 층(205) 내에서 페리자성 층(210)내의 제 1 자성 물질과 반-평행 층(220)내의 제 2 페리자성 물질의 자성 모멘트 사이의 균형이 MRAM 디바이스의 동작 온도에서 이루어지도록 선택된다. 더욱이, 페리자성 층(210)내의 제 1 자성 물질 또는 반-평행 층(220)내의 제 2 페리자성 물질의 보상 온도에 근접해짐에 따라, 선택된 MTJ의 프리 층(210)의 온도의 변화에 따라서, 프리 층(210)내의 자성 모멘트의 비교적 급격한 변화가 발생할 수 있다.
MTJ가 휴지기 온도일 때, 즉 MTJ가 기록을 위해 선택되지 않았을 때(즉 프리 층의 자화를 스위치 시키기 위해), 반-평행 층(220)의 자성 모멘트가 페리자성 층(210)의 자성 모멘트에 실질적으로 반-평행하기 때문에, 반-평행 층(220)이라 한다. 실질적으로, 여기서 사용되는 반-평행은 반-평행 층(220) 및 페리자성 층(210)의 자성 모멘트가 실질적으로 180도 어긋나 있다는 것을 의미한다. 이 반-평행 구조로 인해서 페리자성 층(210) 및 반-평행 층(220)의 자성 모멘트는 예컨대 MRAM 디바이스의 동작 온도에서 서로 상쇄된다. 온도 변화에 의해 발생하는 불균형은 프리 층(205)의 순수 모멘트를 만들 것이다.
제 1 페리자성 층(210)과 반-평행 층(220)을 분리하는 스페이스 층(240)이 사용된다면, 이는 비-자성 도전성 물질을 포함하는 것이 바람직하다. 바람직하게는, 스페이서 층에 사용되는 물질은 금속과 같은 높은 열 전도성 물질이다. 스페이스 층(240)은 직접 반-평행 교환 결합을 가지도록 선택될 수 있고, 페리자성 층(210)과 반-평행 층(220) 사이의 쌍극자로 인해서 반-평행 구조가 선호되도록 자성 분리를 제공할 수 있다.
피닝된 층(260)은 종래의 기술이 될 수 있고, 공지된 바와 같이 바람직하게는 퍼멀로이 또는 강자성체 물질로 이루어진다. MTJ 디바이스는 고정 층(290)을 더 포함할 수 있다. 고정 층(290)은 피닝된 층(260)의 자화 방향을 실질적으로 고정하는 층이다. 예컨대, 피닝된 층(260)이 강자성체 물질로 이루어지면, 고정 층(290)은 바람직하게는 반강자성체 물질이다. 장벽 층(280)은 바람직하게는 공지된 바와 같이, 알루미늄 산화물과 같은 전기 절연 물질을 포함한다.
본 발명의 MTJ는 상기 설명한 다양한 층의 임의의 각각의 구성에 한정되는 것이 아니다. 예컨대, 도 2에 도시된 프리 층(205)의 바람직한 구성에 있어서, 페리자성 층(210)은 스페이서 층(240)상에 위치되고, 반-평행 층(220)은 장벽 층(280)에 인접해서 스페이서 층(240) 아래에 위치된다. 상기 설명한 바와 같이, 반-평행 층(220)은 바람직하게는 강자성체 층이다. 강자성체 물질을 포함한 반-평행 층(220)을 장벽 층(280)에 인접해서 피닝된 강자성체 층(260)에 가깝게 위치시킴으로써, MTJ 디바이스에서 종래 행해지는 두개의 강자성체 층 사이에서 발생하는 터널링을 가능하게 하는 효과를 가질 수 있다. MRAM 터널 접합에 대한 작업의 대부분이 MTJ를 포함하고 있는 층을 증착시키는데 사용될 수 있다. MTJ 디바이스의 다른 예시적인 구조는 페리자성 층(210)을 장벽 층(280)에 인접시켜서 위치시키고, 반-평행 층(220)을 스페이서 층(240)상에 위치시키는 것이다. MTJ 디바이스의 다른 구조도 본 발명에 의해 고려될 수 있다.
일 실시예에 따라서, 프리 층(205)의 순수 자화 및 피닝된 층(260)의 자화의 방향은 층(205, 260)에 평행한 평면 방향이 될 수 있다. 대안적으로, 층(205, 260)의 자화의 방향은 층(205, 260)에 수직인 평면이 될 수 있다. 다른 실시예에 따라서, 층(205, 260)은 서로 일정각으로, 바람직하게는 수직으로 자화될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 프리 층 및 피닝된 층의 자화의 방향을 도시하고 있다. 프리 층(302) 및 피닝된 층(304)은 예컨대, 알루미늄 산화물과 같은 터널 장벽 층(306)에 의해 분리된 것으로 도시되어 있다. 프리 층(302)은 화살표(302a)로 표시된 바와 같은 자화 방향을 가진다. 피닝된 층(304)은 화살표(302a)에 의해 표시된 자화와 일정각을 가지는 방향으로, 화살표(304a)로 표시된 바와 같은, 자화를 가지는 예컨대 강자성체 또는 페리자성체와 같은 자성 물질이다. 도 3a 및 3b에 도시된 바와 같이, 그 각은 바람직하게는 약 90도이다. 도 3a 및 도 3b의 MTJ 디바이스는 인근 매체(308)의 자화에서 비트(308a)를 감지할 수 있도록, 화살표(302a)와 화살표(304a) 사이의 각이 0이 아니여야 한다.
MRAM 어레이와 같은 메모리 어레이가 제공된다. 도 4는 본 발명에 따른 메모리 어레이를 도시하고 있다. 메모리 어레이는, 바람직하게는 MTJ 디바이스(200)를 포함하고 있으며, 도 2에 도시된 바와 같은 방식으로 형성된 복수의 메모리 셀을 포함한다. 도 4로부터 자명한 바와 같이, MTJ는 바람직하게는 워드 라인(1, 2, 3) 및 비트 라인(4, 5, 6)의 교차 영역에, 라인 사이에 수직으로 이격되어 위치되는 것이 바람직하다. 도 4에는 3개의 워드 라인과 3개의 비트 라인이 도시되어 있지만, 메모리 어레이내의 라인의 수는 훨씬 더 많다. 비트 라인은, 상부에서 보았을 때 두개의 라인의 세트가 교차 영역을 형성하도록 바람직하게는 워드 라인과 다 른 방향, 예컨대 직각이다. 본 발명의 바람직한 실시예에 따라서, 메모리 어레이내의 하나의 MTJ 또는 어레이내의 MTJ의 그룹의 기록 선택도는 선택된 MTJ를 가열하는 것만으로 선택적으로 증가될 수 있고, 이로써 인접한 셀을 의도하지 않게 기록할 가능성을 감소시키고, 선택된 MTJ의 스위칭 특성의 품질을 개선한다.
도 2에 도시된 바와 같이, 페리자성 층(210) 및 반-평행 층(220)을 구비한 프리 층(205)을 사용함으로써, 보상 온도 미만의 온도에서 MRAM 디바이스와 같은 메모리 어레이 디바이스의 정적 요소(static element)를 구비할 수 있어서 외부 자계에 반응하지 않을 것이다. 페리자성 모멘트가 거의 온도 의존성을 가지지 않도록 보상 온도보다 훨씬 낮게 선택된 MRAM 디바이스의 동작 온도에서, 프리 층(210)의 순수 모멘트가 낮거나 0이 되도록 프리 층(205)의 자화 및 층 두께가 선택될 수 있다.
선택하는 동안, 선택된 MTJ 디바이스의 프리 층 혼합물은 예컨대 MTJ 디바이스에 전류가 지남으로써 가열될 수 있다. 프리 층(210)내의 페리자성 층(210) 및 반-평행 층(220)(바람직하게는 강자성체)의 순수 모멘트가 급격하게 증가하도록 페리자성 층(210)내의 페리자성 재료의 자성 모멘트는 0으로 또는 0에 가깝게 유도될 수 있다. 이 상태에서, 메모리 어레이내의 선택된 MTJ는 훨씬 감소된 자계에서 스위칭될 수 있다. 이와 같이, 그 보상 온도로, 또는 그 보상 온도에 가깝게 디바이스를 가열함으로써 MTJ를 선택하는 것은, MTJ 디바이스의 프리 층(205)내의 페리자성 층(210) 및 반-평행 층(220)의 자성 모멘트의 불균형을 일으켜서 디바이스의 스위칭 자계를 매우 낮게 만들 수 있다. 이와 같이 디바이스의 상태를 스위칭하는데(또는 메모리 디바이스인 경우에 기록하는데) 필요한 자계를 감소시킴으로써, MTJ의 소망의 상태를 정확하게 기록하는 성능을 실질적으로 개선해서, 동시에 메모리 어레이내의 다른 선택되지 않은(즉, 가열되지 않은) MTJ가 임의의 의도하지 않은 상태 변화를 차단하는 것을 가능하게 한다.
이러한 구성으로, 프리 층내의 모멘트의 상쇄 정도에 의해 결정되는 선택성은, 가열 전류에 의한 선택이 있는 스위칭 자계와 없는 스위칭 자계의 비를 증가시킴으로써 향상될 수 있다. 상쇄의 정도는 동작 온도에 비교적 덜 민감한데, 그 이유는 페리자성 모멘트가 메모리 저장 디바이스가 보상 온도에서, 또는 보상 온도 근처에서 동작되는 경우보다 동작 포인트에서 온도 반응성이 훨씬 낮기 때문이다. 또한, 디바이스의 온도가 기록 자계가 인가되는 시간 동안 보상 온도를 통과하는 경우에 선택성이 최대로 된다. 따라서, 본 발명은 종래의 MTJ 디바이스가 제공하는 것보다 메모리 어레이의 보다 큰 동작 온도 범위를 제공한다.
본 발명이 바람직한 실시예에 대해서 설명되었지만, 다수의 변화 및 수정이 자성 물질 및 디바이스와 관련된 당업자에 의해 달성될 수 있다. 따라서, 본 발명은 청구의 범위가 포함하는 전체 범위에 이러한 모든 수정을 포함시킨다는 것을 이해할 것이다.
본 발명에 의해서, 적절한 MR을 제공하고, 보자력을 자유롭게 튜닝하면서, MTJ 디바이스를 제조할 수 있다.

Claims (22)

  1. 피닝된 층(pinned layer) 및 장벽 층에 의해 상기 피닝된 층으로부터 분리된 프리 층(free layer)을 포함하는 자기 터널 접합(magnetic tunnel junction) 디바이스에 있어서,
    상기 프리 층은
    페리자성 물질을 포함하고 있는 페리자성 층(ferrimagnetic layer)과,
    상기 페리자성 층에 인접한 반-평행 층(anti-parallel layer)
    을 포함하되,
    상기 반-평행 층은 적어도 상기 자기 터널 접합 디바이스의 소정의 온도 범위내에서 페리자성 층의 자성 모멘트에 대해 실질적으로 반-평행인 자성 모멘트를 가지는
    자기 터널 접합 디바이스.
  2. 제 1 항에 있어서,
    상기 페리자성 층 및 상기 반-평행 층은 스페이서 층(spacer layer)에 의해 분리되는
    자기 터널 접합 디바이스.
  3. 제 1 항에 있어서,
    상기 페리자성 층 및 상기 반-평행 층은 서로 직접 인접하는
    자기 터널 접합 디바이스.
  4. 제 1 항에 있어서,
    상기 반-평행 층은 강자성체 물질(ferromagnetic material)을 포함하는
    자기 터널 접합 디바이스.
  5. 제 1 항에 있어서,
    상기 반-평행 층은 상기 페리자성 층내의 페리자성 물질의 보상 온도와는 상이한 보상 온도를 가진 페리자성 물질을 포함하는
    자기 터널 접합 디바이스.
  6. 제 1 항에 있어서,
    상기 반-평행 층은 상기 장벽 층에 인접하는
    자기 터널 접합 디바이스.
  7. 제 1 항에 있어서,
    상기 페리자성 층은 상기 장벽 층에 인접하는
    자기 터널 접합 디바이스.
  8. 제 1 항에 있어서,
    상기 피닝된 층은 강자성체 물질을 포함하는
    자기 터널 접합 디바이스.
  9. 제 8 항에 있어서,
    상기 피닝된 층에 연결된 반-강자성체를 더 포함하는
    자기 터널 접합 디바이스.
  10. 제 1 항에 있어서,
    상기 페리자성 층은 자신의 온도 변화에 반응하는 자화 상태를 가지는
    자기 터널 접합 디바이스.
  11. 복수의 메모리 셀 - 상기 메모리 셀의 적어도 하나는 장벽 층에 의해 분리된 프리 층 및 피닝된 층을 포함하는 자기 터널 접합 디바이스를 포함함 - 을 포함하는 메모리 어레이에 있어서,
    상기 프리 층은
    페리자성 물질을 포함하고 있는 페리자성 층과,
    상기 페리자성 층에 인접한 반-평행 층
    을 포함하되,
    상기 반-평행 층은, 적어도 상기 자기 터널 접합 디바이스의 소정의 온도 범위내에서 페리자성 층의 자성 모멘트에 대해 실질적으로 반-평행인 자성 모멘트를 가지는
    메모리 어레이.
  12. 제 11 항에 있어서,
    상기 페리자성 층 및 상기 반-평행 층은 스페이서 층에 의해 분리되는
    메모리 어레이.
  13. 제 11 항에 있어서,
    상기 페리자성 층 및 상기 반-평행 층은 서로 직접 인접하는
    메모리 어레이.
  14. 제 11 항에 있어서,
    상기 반-평행 층은 강자성체 물질을 포함하는
    메모리 어레이.
  15. 제 11 항에 있어서,
    상기 반-평행 층은 상기 페리자성 층내의 페리자성 물질의 보상 온도와는 상이한 보상 온도를 가진 페리자성 물질을 포함하는
    메모리 어레이.
  16. 제 11 항에 있어서,
    상기 프리 층내의 상기 반-평행 층은 상기 장벽 층에 인접하는
    메모리 어레이.
  17. 제 11 항에 있어서,
    상기 프리 층 내의 상기 페리자성 층은 상기 장벽 층에 인접하는
    메모리 어레이.
  18. 제 11 항에 있어서,
    상기 피닝된 층은 강자성체 물질을 포함하는
    메모리 어레이.
  19. 제 18 항에 있어서,
    상기 피닝된 층에 연결된 반-강자성체 층을 더 포함하는
    메모리 어레이.
  20. 제 11 항에 있어서,
    상기 페리자성 층은 자신의 온도 변화에 반응하는 자화 상태를 가지는
    메모리 어레이.
  21. 제 11 항에 있어서,
    상기 어레이는 상기 페리자성 층의 보상 온도미만의 동작 온도를 가지는
    메모리 어레이.
  22. 제 11 항에 있어서,
    상기 어레이는 자성 램(magnetic random access memory) 디바이스인
    메모리 어레이.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10301092B4 (de) * 2003-01-14 2006-06-29 Infineon Technologies Ag MRAM-Speicherzelle
FR2860910B1 (fr) * 2003-10-10 2006-02-10 Commissariat Energie Atomique Dispositif a jonction tunnel magnetique et procede d'ecriture/lecture d'un tel dispositif
US7061787B2 (en) * 2004-04-30 2006-06-13 International Business Machines Corporation Field ramp down for pinned synthetic antiferromagnet
US7211446B2 (en) * 2004-06-11 2007-05-01 International Business Machines Corporation Method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory
DE102004042338B4 (de) * 2004-09-01 2006-09-07 Infineon Technologies Ag MRAM mit verbesserten Speicher- und Ausleseeigenschaften
US7099186B1 (en) * 2005-02-10 2006-08-29 Infineon Technologies Ag Double-decker MRAM cells with scissor-state angled reference layer magnetic anisotropy and method for fabricating
US7180113B2 (en) * 2005-02-10 2007-02-20 Infineon Technologies Ag Double-decker MRAM cell with rotated reference layer magnetizations
EP1962684B1 (en) * 2005-12-02 2017-03-01 The Johns Hopkins University Multi imager compatible robot for image-guided interventions, automated brachytherapy seed delivery apparatus and systems related thereto
CN100495683C (zh) * 2007-06-04 2009-06-03 中国科学院物理研究所 一种制作电阻随机存储单元阵列的方法
TWI343055B (en) * 2007-12-10 2011-06-01 Ind Tech Res Inst Magnetic memory cell structure with thermal assistant and magnetic random access memory
WO2009074411A1 (en) * 2007-12-13 2009-06-18 Crocus Technology Magnetic memory with a thermally assisted writing procedure
JP5057254B2 (ja) * 2008-02-08 2012-10-24 富士電機株式会社 磁気メモリー素子、その駆動方法及び不揮発性記憶装置
CN101276879B (zh) * 2008-04-01 2010-06-09 北京科技大学 一种双自由层垂直铁磁性隧道结结构
EP2355142B1 (en) * 2008-12-02 2016-04-13 III Holdings 3, LLC Magnetic memory element and nonvolatile storage device
JP5075802B2 (ja) * 2008-12-09 2012-11-21 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
US8218349B2 (en) * 2009-05-26 2012-07-10 Crocus Technology Sa Non-volatile logic devices using magnetic tunnel junctions
US20100320550A1 (en) * 2009-06-23 2010-12-23 International Business Machines Corporation Spin-Torque Magnetoresistive Structures with Bilayer Free Layer
US8995179B2 (en) * 2009-09-17 2015-03-31 Fuji Electric Co., Ltd. Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
US8064246B2 (en) * 2009-12-10 2011-11-22 John Casimir Slonczewski Creating spin-transfer torque in oscillators and memories
US9349427B2 (en) * 2011-12-08 2016-05-24 Avalanche Technology, Inc. Method for screening arrays of magnetic memories
EP2605246B1 (en) * 2011-12-12 2015-02-11 Crocus Technology S.A. Self-referenced magnetic random access memory element comprising a synthetic storage layer
US8971103B2 (en) 2013-03-13 2015-03-03 International Business Machines Corporation Thermally-assisted MRAM with ferromagnetic layers with temperature dependent magnetization
US9818931B2 (en) * 2015-01-05 2017-11-14 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions using thermally assisted spin transfer torque switching
CN104880613A (zh) * 2015-06-01 2015-09-02 无锡乐尔科技有限公司 一种可穿戴电磁辐射计
CN110867511B (zh) * 2018-08-28 2021-09-21 中电海康集团有限公司 垂直磁化的mtj器件
CN109471051B (zh) * 2018-12-24 2023-12-12 珠海多创科技有限公司 一种tmr全桥磁传感器及其制备方法
US10910435B2 (en) * 2019-03-27 2021-02-02 International Business Machines Corporation Stackable symmetrical operation memory bit cell structure with bidirectional selectors

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646617B2 (ja) * 1984-07-23 1994-06-15 株式会社村田製作所 光磁気記録材料の製造方法
US5524092A (en) * 1995-02-17 1996-06-04 Park; Jea K. Multilayered ferroelectric-semiconductor memory-device
US5650958A (en) 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
JPH11161921A (ja) 1997-12-01 1999-06-18 Nec Corp 磁気抵抗効果素子およびその製造方法
US5959880A (en) * 1997-12-18 1999-09-28 Motorola, Inc. Low aspect ratio magnetoresistive tunneling junction
JP3679593B2 (ja) * 1998-01-28 2005-08-03 キヤノン株式会社 磁性薄膜素子および磁性薄膜メモリ素子およびその記録再生方法
US6072718A (en) 1998-02-10 2000-06-06 International Business Machines Corporation Magnetic memory devices having multiple magnetic tunnel junctions therein
US5946228A (en) 1998-02-10 1999-08-31 International Business Machines Corporation Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices
US6104633A (en) 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
JP4129090B2 (ja) * 1998-10-08 2008-07-30 Ｔｄｋ株式会社 磁性薄膜メモリ素子および磁性薄膜メモリ
JP2000285668A (ja) * 1999-03-26 2000-10-13 Univ Nagoya 磁気メモリデバイス
JP3559722B2 (ja) * 1999-04-16 2004-09-02 キヤノン株式会社 磁気抵抗素子、固体メモリ
US6295225B1 (en) * 1999-05-14 2001-09-25 U.S. Philips Corporation Magnetic tunnel junction device having an intermediate layer
US6266218B1 (en) 1999-10-28 2001-07-24 International Business Machines Corporation Magnetic sensors having antiferromagnetically exchange-coupled layers for longitudinal biasing
JP3910372B2 (ja) * 2000-03-03 2007-04-25 インターナショナル・ビジネス・マシーンズ・コーポレーション ストレージ・システム及び書き込み方法
JP3550524B2 (ja) * 2000-03-10 2004-08-04 シャープ株式会社 磁気抵抗効果素子及びそれを用いた磁気メモリ
AU2001287985A1 (en) * 2000-10-17 2002-04-29 International Business Machines Corporation Magnetic element, memory device and write head
JP3634761B2 (ja) * 2001-03-19 2005-03-30 キヤノン株式会社 磁気抵抗素子、該磁気抵抗素子を用いたメモリ素子及び磁気ランダムアクセスメモリ、並びに記録再生方法
JP2002299723A (ja) * 2001-03-28 2002-10-11 Alps Electric Co Ltd 磁気抵抗効果素子及びこの磁気抵抗効果素子を用いた薄膜磁気ヘッド
US6473337B1 (en) * 2001-10-24 2002-10-29 Hewlett-Packard Company Memory device having memory cells with magnetic tunnel junction and tunnel junction in series

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