KR100547977B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

Abstract

본 발명은 방전효율을 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.

본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 스캔전극에 제1 서스테인펄스를 공급하는 단계와, 제1 서스테인펄스가 상승할 때 하이 임피던스기간을 설정하여 임피던스기간 동안 어드레스전극에 바이어스전압을 유도하는 단계와, 제1 서스테인펄스가 하이레벨을 유지하는 기간에 서스테인전극에 제2 서스테인펄스를 공급하여 오버랩시키는 단계와, 제1 서스테인펄스가 하강할 때 하이 임피던스기간을 설정하여 임피던스기간 동안 어드레스전극에 바이어스전압을 유도하는 단계를 포함하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동방법{Driving Method of Plasma Display Panel}

도 1은 종래의 3전극 교류 면방전 플라즈마 디스플레이 패널을 나타내는 사시도.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널을 나타내는 단면도.

도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 구동방법을 나타내는 구동파형도.

도 4는 도 3에 도시된 서스테인기간의 구동파형도.

도 5는 도 1에 도시된 플로팅 상태의 어드레스전극과 영전위의 어드레스전극에서의 방전셀의 방전 상태를 나타내는 도면.

도 6는 도 5에 도시된 영전위를 어드레스전극에 공급하는 경우의 방전상태를 나타내는 도면.

도 7은 도 5에 도시된 어드레스전극을 플로팅 상태로 하는 경우의 방전상태를 나타내는 도면.

도 8은 플라즈마 디스플레이 패널의 다른 구동방법을 나타내는 구동파형도.

도 9는 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 구 동파형도.

도 10은 본 발명에 따른 플라즈마 디스플레이 패널의 구동파형도.

도 11은 도 10에 도시된 서스테인펄스 상승시 어드레스전극의 바이어스전압 유무에 따른 방전을 비교하여 나타내는 도면.

도 12는 서스테인펄스 하강시 어드레스전극의 바이어스전압 유무에 따른 특성을 비교하여 나타내는 도면.

도 13은 서스테인기간 동안 어드레스전극에 강제 바이어스전압과 유도 바이어스전압을 공급한 특성을 비교하여 나타내는 도면.

도 14는 오버랩펄스 상에서 인가되는 바이어스전압의 폭의 변화에 따른 휘도 변화 특성을 나타내는 도면이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 상부기판 12 : 하부기판

14 : 주사전극 16 : 유지전극

18 : 상부 유전체층 20 : 보호막

22 : 어드레스전극 24 : 하부 유전체층

26 : 격벽 28 : 형광체층

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 방전효율을 향상시킬 수 있는 플라즈마 디스플레이 패널의 그 구동방법에 관한 것이다.

최근 들어, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, "PDP"라 한다)이 주목받고 있다. PDP는 통상 디지털 비디오데이터에 따라 화소들 각각의 방전기간을 조절함으로써 화상을 표시하게 된다. 이러한 PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 교류형 PDP가 대표적이다.

도 1은 통상적으로 교류형 PDP에 매트릭스 형태로 배열되어진 셀 구조를 나타내는 사시도이며, 도 2는 도 1에 도시된 PDP의 단면도를 나타낸다. 여기서, 도 2에 도시된 PDP의 하판은 90도 회전시킨 단면도를 나타낸다.

도 1 및 도 2를 참조하면, PDP 셀은 상부기판(10) 상에 순차적으로 형성된 서스테인전극쌍(14, 16), 상부 유전체층(18) 및 보호막(20)을 가지는 상판과, 하부기판(12) 상에 순차적으로 형성된 어드레스전극(22), 하부 유전체층(24), 격벽(26) 및 형광체층(28)을 가지는 하판을 구비한다.

서스테인전극쌍(14, 16) 각각은 상대적으로 넓은 폭을 가지며 90% 이상의 광투과율이 좋은 투명전극물질(ITO)로 이루어진 투명전극(14A, 16A)과, 상대적으로 좁은 폭을 가지는 금속전극(14B, 16B)으로 이루어진다. 여기서, 투명전극물질(ITO)은 저항값이 크므로 전력을 효율적으로 전달하지 못한다. 따라서, 투명전극(14A, 16A) 상에 도전성이 좋은 물질, 예를 들면 은(Ag)이나 구리(Cu) 로 이루어진 금속전극(14B, 16B)을 형성시킴으로써 투명전극(14A, 16A)의 저항성분을 보상한다. 이러한 서스테인전극쌍(14, 16)은 스캔전극 및 서스테인전극으로 구성된다. 스캔전극(14)에는 패널스캔을 위한 스캔신호와 방전유지를 위한 서스테인신호가 주로 공급되고, 서스테인전극(16)에는 서스테인신호가 주로 공급된다. 상부 유전체층(18)과 하부 유전체층(24)에는 전하가 축적된다. 보호막(20)은 스퍼터링에 의한 상부 유전체층(18)의 손상을 방지하여 PDP의 수명을 늘릴 뿐만 아니라 2차 전자의 방출 효율을 높이게 된다. 보호막(20)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(22)은 상기 유지전극쌍(14, 16)과 교차하게 형성된다. 이 어드레스전극(22)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다. 격벽(26)은 어드레스전극(22)과 나란하게 형성되어 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(28)은 하부 유전체층(24) 및 격벽(26)의 표면에 도포되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 그리고, 가스방전을 위한 불활성 가스가 내부의 방전공간에 주입된다.

이러한 PDP 셀은 어드레스전극(22)과 스캔전극(14) 사이의 대향방전에 의해 선택된 후 서스테인전극쌍(14, 16) 사이의 면방전에 의해 방전을 유지하게 된다. PDP 셀에서는 유지방전시 발생되는 자외선에 의해 형광체(28)가 발광함으로써 가시광이 셀 외부로 방출되게 된다. 이 결과, 셀들을 가지는 PDP는 화상을 표시하게 된다. 이 경우, PDP는 비디오데이터에 따라 셀의 방전유지기간, 즉 유지방전 횟수를 조절하여 영상 표시에 필요한 계조(Gray Scale)를 구현하게 된다.

이러한 교류 면방전형 PDP는 화상의 계조(Gray Scale)를 표현하기 위하여 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 실례로, 도 3에 도시된 바와 같이 8비트의 비디오 데이터를 이용하여 256계조로 화상이 표시되는 경우 각 방전셀에서의 1 프레임 표시 기간(예를 들면, 1/60초=약 16.7msec)은 8개의 서브 필드(SF1 내지 SF8)로 분할하게 된다. 각 서브 필드(SF1 내지 SF8)는 다시 리셋기간, 어드레스기간 및 서스테인기간으로 분할하고, 그 유지기간에 1:2:4:8: …:128의 비율로 가중치를 부여하게 된다. 여기서, 리셋기간은 방전셀을 초기화하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 리셋기간과 어드레스기간은 각 서브필드 기간에 동일하게 할당된다.

도 3은 도 1에 도시된 PDP를 하나의 서브필드 기간동안 구동하기 위한 구동파형도로서, Y, Z, X 각각은 스캔전극(14), 서스테인전극(16), 어드레스전극(22) 각각에 공급되는 구동파형을 나타낸다.

리셋기간(RPD)에서 스캔전극(14)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up) 시 전압이 증가하고 셋다운(Set-down) 시는 전압이 감소하는 형태를 가진다. 셋업시 스캔전극(14)와 서스테인전극(16) 사이에서 리셋방전이 발생되어 상부 유전층(18)에 벽전하가 형성된다. 이어서, 셋다운시 감소하는 전압에 의해 불필요한 하전입자들이 부분적으로 소거되어 벽전하 가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다. 이 벽전하 감소를 위하여, 리셋펄스(RP)의 셋다운 기간에서 서스테인전극(16)에 정극성(+)의 직류전압(Vs)을 공급한다. 이 정극성(+)의 직류전압(Vs)에 대하여 리셋펄스(RP)는 서서히 감소하는 형태로 공급되므로 셋다운시 스캔전극(14)이 유지전극(16)에 대하여 상대적인 부극성(-)이 됨으로써, 즉 극성이 반전됨으로써 셋업 기간에 생성된 벽전하들이 감소하게 된다. 이렇게 리셋펄스(RP)의 공급에 의해 리셋방전이 일어나게 되고 어드레스 방전에 필요한 벽전하가 전 화면의 셀들에 동일하게 형성된다.

어드레스기간(APD)에서 스캔전극(14)에 스캔펄스(SP)가 공급됨과 아울러 동시에 어드레스전극(22)에 데이터펄스(DP)가 공급됨으로써 어드레스방전이 발생하게 된다. 이 어드레스방전으로 형성된 벽전하는 다른 방전셀들이 어드레스되는 기간동안 유지된다.

서스테인기간(SPD)의 시작부에서 스캔전극(14)에 트리거링펄스(TP)를 공급하여 어드레스기간(APD)에서 충분히 벽전하가 형성된 방전셀(11)들에서 유지방전이 개시되게 한다. 이어서, 서스테인전극(16)과 스캔전극(14)에 교번적으로 서스테인펄스(SUSPz, SUSPy)를 공급하여 유지기간(SPD) 동안 유지방전이 유지되게 한다.

소거기간(EPD)은 유지기간(SPD)에 이어서 서스테인전극(16)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 이때 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지며 방전 소거를 위해 1㎲ 정도의 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전 이 중지하게 된다.

이러한 방법으로 구동되는 PDP에서는 방전효율과 발광효율을 얼마나 개선시키느냐에 따라 전체 효율을 좌우하게 된다고 해도 과언이 아니다. 여기서, 방전효율은 동일한 전력으로 얼마나 많은 양의 VUV를 방출시킬 수 있는가라는 점엣서 전극구조, 셀구조, 구동방법 등에 따라 그 효과를 얻는 것인데 반에, 발광 효율은 발생된 VUV가 형광체를 여기시켜 얼마나 형광체에서 많은 빛이 나오는가에 달려있기 때문에 직접적인 형광체의 개발없이는 그 개선 효과를 향상시키기가 어렵다는 문제점을 가지고 있다.

도 4 및 도 5는 종래의 PDP에서 효율을 높이기 위해 개선된 방법들로서 도 4는 전극구조를 개선시킨 것이며, 도 5는 방전셀 구조를 개선하여 효율을 향상시킨 대표적인 예이다.

도 4를 참조하면, 종래의 PDP는 도시되지 않은 상부기판 상에 형성된 유지전극쌍(30, 32)은 스트라입형태로 형성된 금속전극(30A, 32A)과, 방전셀의 각 금속전극(30A, 32A) 중앙에서 돌출된 투명전극(30B, 32B)으로 구성된다.

금속전극(30A, 32A)은 방전셀의 양측 가장자리에 위치하며 도전성이 좋은 금속물질, 예를 들면 은(Ag)이나 구리(Cu)로 형성된다.

투명전극(30B, 32B)은 금속전극(30A, 32A)에 비해 상대적으로 넓은 폭을 가지며 T자 형태로 서로 대향되끔 형성된다.

유지전극쌍(30, 32)은 방전셀 면적에 비해 투명전극(30B, 32B)이 차지하는 면적의 비가 감소되면 소비전력이 감소되어 방전효율이 향상된다. 그러나, 전극 면적이 줄어듬과 아울러 서로 마주 대하는 유지전극쌍(30, 32)의 면적이 줄어들게 되어 방전전압이 높아지게 된다. 이를 따라, 방전을 구동하는데 필요한 구동전압 마진이 줄어들게 됨과 아울러 휘도가 떨어지게 된다.

도 5를 참조하면, 델타형 격벽(24)은 하나의 방전셀이 육면으로 둘러싸여 좁은 채널(28)들로 연결된 구조를 가진다. 이 구조는 하나의 방전셀이 6면으로 둘러싸여 형광체의 도포면적과 격벽의 반사율 증가로 인하여 휘도를 향상시킬 수 있으며, 각 방전셀은 좁은 채널(28)로 연결되어 있어 배기나 가스주입을 원활하게 할 수 있다. 또한 좁은 채널(28)에서의 방전개시전압이 상대적으로 넓은 채널보다 높으므로 격벽방향의 혼선도 방지할 수 있는 장점을 가지고 있다. 뿐만 아니라, 격벽 제조방법이나 구동방식은 기존의 것과 동일하여 추가적인 공정없이 휘도와 효율의 증가를 얻을 수 있다. 그러나, 델타형 격벽(24)을 가지는 모든 방전셀은 유지전극쌍이 대칭적으로 위치하여야 하므로 다른 구조와는 달리 버스전극이 투명전극의 중앙에 위치하게 된다. 이에 따라, 방전셀의 위와 아래 부분이 버스전극에 의해 차단되어 버스전극 방향으로 검은 줄이 생기게 되어 그 만큼 휘도를 감소시키게 된다.

이러한 전극구조와 셀구조의 문제점을 해결하기 위하여, 다음의 구동파형들이 제안되었다.

도 6은 PDP의 어드레스전극(X)이 플로팅(floating) 상태이거나 영전위(0V)가 공급되는 경우 서스테인기간(SPD) 동안 방전셀의 방전 상태를 보여주고 있다. 어드레스전극(X)이 플로팅 상태인 경우, 방전이 서스테인전극쌍(Y, Z)을 따라 형성되 기 때문에 방전셀 전체에서 고른 방전이 이루어지게 된다. 반면에, 어드레스전극(X)에 영전위(0V)가 공급되는 경우 초기 방전시 어드레스전극(X)과 서스테인전극쌍(Y, Z) 사이의 대향방전에 의해 방전셀 중심에서 강한 방전이 일어나게 된다. 초기 방전시에는 강한 대향방전에 의하여 휘도가 좋지만 방전시간이 지남에 따라 그 휘도가 점차 감소됨을 알 수 있다. 또한, 도 6에 도시된 바와 같이 어드레스전극(X)이 플로팅 상태일 경우에는 어드레스전극(X)에 영전위(0V)가 공급될 때보다 방전이 유지되는 시간이 길어지게 됨을 알 수 있다.

이러한 서스테인기간(SPD) 동안 어드레스전극(X)에 영전위(0V)를 공급하거나 어드레스전극(X)이 플로팅 상태인 경우의 방전상태를 자세히 살펴보기로 하자.

도 7은 어드레스전극(X)에 영전위(0V)를 공급하는 경우 서스테인전극쌍(Y, Z)에 공급되는 전압파형에 따른 방전상태를 나타낸다.

도 7을 참조하면, 종래의 PDP의 구동방법은 서스테인기간(SPD) 동안 스캔전극(Y)과 서스테인전극(Z)에 교번적으로 제1 및 제2 서스테인펄스(S1, S2)가 공급되어 연속적인 서스테인방전이 일어난다.

우선 스캔전극(Y)에 제1 서스테인펄스(S1)가 공급되는 경우, 어드레스전극(X)과 서스테인전극(Z)에는 영전위가 공급된다. 스캔전극(Y)에 공급되는 제1 서스테인펄스(S1)가 라이징(risng)되는 시점에서, 즉 도 7에 도시된 (a)부근에서 스캔전극(Y)과 서스테인전극(Z) 사이에서 발생되는 전계는 면방전에 모두 집중되지 못하고 어드레스전극(X) 쪽으로 치우치게 된다. 이에 따라, 초기 방전시 휘도는 강하게 나타나게 되지만 형광체의 급격한 열화로 인하여 어드레스전극(X)이 플로팅 상태일 때에 비하여 발광효율이 급격히 떨어짐과 아울러 제품 신뢰성에 악영향을 끼치게 된다.

이후, 스캔전극(Y)에 공급되는 제1 서스테인펄스(S1)가 폴링(falling)되는 시점, 즉 도 7에 도시된 (b)부근에서 다음 서스테인방전이 일어날 수 있도록 이전 서스테인방전을 소거하는 자가 소거방전이 일어나게 된다. 이때, 스캔전극(Y)과 어드레스전극(X) 사이에 방전이 강하게 형성되어 자가 소거방전은 어드레스전극(X)이 플로팅 상태일 때보다 방전량이 작게 된다. 이에 따라, 효과적인 자가 소거방전이 이루어지지 못하게 되어 다음 서스테인 방전에 영향을 미치게 된다. 그러나, 자가 소거방전은 벽전하의 손실을 줄일 수 있어 방전전압을 낮추는 효과를 가져온다.

자가 소거방전 이후, 서스테인전극(Z)에 제2 서스테인펄스(S2)가 공급된다. 여기서, 서스테인전극(Z)에 공급되는 제2 서스테인펄스(S2)의 라이징되는 시점, 즉 도 7에 도시된 (c)부근에서 상기 작은 자가방전으로 인한 벽전하를 어드레스전극(X)을 플로팅상태로 한 경우보다는 손실되지 않게 하지만 어드레스전극(X) 쪽으로 전계가 분산되어 그 효과를 극대화시키지 못하여 방전효율의 손실을 초래하게 된다.

도 8은 어드레스전극을 플로팅 상태로 하는 경우 전압 파형에 따른 방전셀의 방전상태를 나타낸다.

스캔전극(Y)에 제1 서테인펄스(S1)가 공급되는 경우, 어드레스전극(X)과 서스테인전극(Z)에는 영전위가 공급된다. 제1 서스테인펄스(S1)가 라이징되는 시점, 즉 도 8에 도시된 (a)부근에서 어드레스전극(X)은 제1 서스테인펄스(S1)에 의해 전압이 유기된다. 이때, 어드레스전극(X)과 스캔전극(Y) 사이의 방전이 완화되어 서스테인전극쌍(Y, Z) 사이의 서스테인방전은 어드레스전극(X)에 영전위(0V)를 공급하는 경우보다 강화된다. 또한, 어드레스전극(X)이 플로팅 상태이면 어드레스전극(X)은 불균일한 각 셀을 상황에 맞게끔 유기시키므로 방전셀의 균일성을 개선시킬 수 있다.

스캔전극(Y)에 공급되는 제1 서스테인펄스(S1)가 폴링되는 시점, 즉 도 7에 도시된 (b)부근에서 다음 서스테인방전이 일어날 수 있도록 자가 소거방전이 일어나게 된다. 이때, 소거방전되면서 동시에 어드레스전극에 유기되었던 플로팅전압도 떨어지기 때문에 면방전간 전계 상호작용이 어드레스전극(X)에 영전위(0V)를 공급할 때보다 한층 강화된다. 다시 말하면, 어드레스전극(X)을 플로팅하는 것이 영전위를 공급하는 경우보다 자가 소거방전이 증가되므로 벽전하의 손실량이 커지게 된다.

자가 소거방전 이후, 서스테인전극(Z)에 제2 서스테인펄스(S2)가 공급된다. 제2 서스테인펄스(S2)의 라이징시점, 즉 도 7에 도시된 (c)부근에서 상기 작은 자가방전으로 인한 벽전하의 손실은 어드레스전극(X)에 영전위를 공급하는 경우보다 훨씬 크지만 서스테인전극쌍(Y, Z) 간의 전계 상호작용이 강화되므로 방전효율은 증대된다.

도 9를 참조하면, 종래의 다른 PDP 구동파형은 서스테인기간(SPD)의 개시시점에서 어드레스전극(X)에 데이터펄스(D)를 공급한다. 이어서, 어드레스전극(X)에 데이터펄스(D)를 공급하는 시점과 동기시켜 스캔전극에 제1 서스테인펄스(S1)를 공급한다. 어드레스전극(X)에 데이터펄스(D)가 공급된 후, 영전위를 유지하는 기간까지 스캔전극(Y)의 제1 서스테인전압레벨은 유지된다. 이후, 스캔전극(Y)에 영전위(0V)가 공급되며, 영전위가 유지되는 동안 서스테인전극(Z)에는 제2 서스테인펄스(S2)가 공급된다. 서스테인전극(Z)에 공급되는 제2 서스테인펄스(S2)의 개시시점과 동기하여 어드레스전극(X)에 데이터펄스(D)를 공급한다. 이렇게 스캔전극(Y)과 서스테인전극(Z)에 서스테인펄스를 공급하는 개시시점마다 어드레스전극(X)에 데이터펄스(D)를 공급하여 서스테인방전시 어드레스전극(X)과 서스테인전극쌍(Y, Z) 사이의 오방전을 최소화하게 된다.

그러나, 현재 PDP의 구동방법에서는 현재보다 더 나은 방전효율을 가질 수 있는 궁극적인 다른 구동방법이 절실히 필요한 상황이다.

따라서, 본 발명의 목적은 방전효율을 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 스캔전극에 제1 서스테인펄스를 공급하는 단계와, 제1 서스테인펄스가 상승할 때 하이 임피던스기간을 설정하여 임피던스기간 동안 어드레스전극에 바이 어스전압을 유도하는 단계와, 제1 서스테인펄스가 하이레벨을 유지하는 기간에 서스테인전극에 제2 서스테인펄스를 공급하여 오버랩시키는 단계와, 제1 서스테인펄스가 하강할 때 하이 임피던스기간을 설정하여 임피던스기간 동안 어드레스전극에 바이어스전압을 유도하는 단계를 포함하는 것을 특징으로 한다.

상기 어드레스전극은 하이 임피던스기간에만 플로팅되고 그 이외의 기간에서는 영전위를 유지하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 10 내지 도 14를 참조하여 상세하게 설명하기로 한다.

도 10은 본 발명의 실시 예에 따른 PDP의 구동파형도를 나타내는 도면이다.

도 10을 참조하면, 본 발명에 따른 PDP의 구동방법은 서스테인기간의 시작부에서 스캔전극(Y)에 트리거펄스(TP)를 공급하여 방전셀들에서 서스테인방전이 개시되게 한다. 이때, 방전셀들은 어드레스기간의 어드레스방전에 의해서 충분한 벽전하를 포함하고 있는 상태이다. 스캔전극(Y)에 공급되는 트리거펄스(TP)가 라이징하는 시점 직전부터 트리거펄스(TP)의 공급초기까지 하이 임피던스기간(H)을 설정하여 어드레스전극(X)에 제1 바이어스전압(V1)이 유도되게 한다.

이어서, 서스테인전극(Z)에 제1 서스테인펄스(Sus1)를 공급하여 서스테인방전이 유지되게 한다. 이때, 제1 서스테인펄스(Sus1)가 라이징하는 시점 직전부터 제1 서스테인펄스(Sus1)를 공급하는 공급초기까지 하이 임피던스기간(H) 동안 어드 레스전극(X)에 제1 바이어스전압(V1)이 유도되게 한다. 서스테인전극(Z)에 제1 서스테인펄스(Sus1)가 공급되는 기간동안 스캔전극(Y)은 로우레벨전압을 유지한다.

이후, 스캔전극(Y)에 제2 서스테인펄스(Sus2)를 공급하여 서스테인방전을 연속적으로 일으킨다. 이 경우에도 마찬가지로, 스캔전극(Y)에 제2 서스테인펄스(Sus2)가 공급되는 시점전후로 하이 임피던스기간(H)을 두어 어드레스전극(X)에 제1 바이어스전압(V1)이 유도되게 한다. 제2 서스테인펄스(Sus2)가 하이레벨을 유지하는 동안 동안 서스테인전극(Z)에 제3 서스테인펄스(Sus3)를 공급한다. 제3 서스테인펄스(Sus3)는 스캔전극(Y)이 로우레벨를 유지하는 기간동안 하이레벨을 유지한다. 다시 말하면, 제3 서스테인펄스(Sus3)는 제2 서스테인펄스(Sus2)와 오버랩(overlap)되어 서스테인전극(Z)에 공급된다.

제2 서스테인펄스(Sus2)가 폴링하는 시점 전후로 하이 임피던스기간(H)을 설정하여 어드레스전극(X)에 제2 바이어스전압(V2)을 유도시키는데, 제2 바이어스전압(V2) 레벨은 제1 바이어스전압(V1)의 레벨보다 높다. 왜냐하면, 어드레스전극(X)은 제2 서스테인펄스(Sus2)와 동기되어 공급된 제1 바이어스전압(V1)을 기억하고 있어 제2 서스테인펄스(Sus2)가 폴링할 때 유도되는 전압과 중첩된다.

이후, 자가 소거방전이 일어나게 되고 연속적으로 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다.

한편, 도 11을 참조하여 서스테인펄스 상승시 어드레스전극(X)의 인가 바이어스전압 유무에 따른 방전을 비교하면 다음과 같다.

도 11의 (a)에 도시된 바와 같이 어드레스전극(X)이 영전위(0V)를 유지하는 경우, 어드레스전극(X)과 스캔전극(Y) 간의 전위차가 서스테인전극쌍(Y, Z) 간의 전위차와 동일하게 된다. 이에 따라, 서스테인전극쌍(Y, Z) 사이 외에도 어드레스전극(X)과 스캔전극(Y) 사이에 대향방전이 발생되어 서스테인전극쌍(Y, Z) 간의 상호 전계의 인터렉션을 분산시킨다. 이에 따라, 방전영역이 y축으로는 높게 x축으로는 좁게 형성되는 결과를 초래하며, 면방전시 전류 거동의 시간지연을 초래하는 문제가 발생한다.

이에 따라, 본 발명에서와 같이 서스테인펄스(Susy) 상승시 도 11의 (b)에 도시된 바와 같이 어드레스전극(X)에 바이어스전압(V)을 인가한다. 이 경우 어드레스전극(X)과 스캔전극(Y) 간의 전위차가 낮아지면서 스캔전극(Y)과 서스테인전극(Z) 간의 전계 인터렉션(interaction)이 집중화된다. 이에 따라, 서스테인전극쌍(Y, Z) 표면 전 영역에 걸쳐 방전영역이 y축으로는 낮게 x축으로는 넓게 형성된다. 즉, 면방전간 상호 전계의 인터렉션 집중화에 의해 넓은 면적에 걸쳐 방전이 빠른 시간 내에 발생하게 되므로 방전효율이 향상된다.

도 12는 서스테인기간 동안 서스테인펄스의 하강시 어드레스전극에 바이어스전압 유무에 따른 특성 비교를 나타낸다.

도 12의 (a)에 도시된 바와 같이 서스테인펄스(Susy) 하강시 어드레스전극(X)에 바이어스전압(V)을 인가한다. 이 경우 어드레스전극(X)과 스캔전극(Y) 간의 전위차가 낮아지면서 스캔전극(Y)과 서스테인전극(Z) 간의 전계 인터렉션(interaction)이 집중화된다. 이에 따라, 자가 방전세기가 강하게 발생되어 벽전하의 손실이 발생된다.

따라서, 이 경우에는 도 12의 (b)에 도시된 바와 같이 어드레스전극(X)에 공급되는 바이어스전압을 철회함으로써 면방전간 상호 전계 인터렉션을 분산시켜 벽전하의 손실을 최소화한다. 다시 말하면, 어드레스전극(X)을 영전위(0V)로 유지하여 어드레스전극(X)과 스캔전극(Y) 간의 전위차가 서스테인전극쌍(Y, Z) 간의 전위차와 동일하게 한다. 이에 따라, 서스테인전극쌍(Y, Z) 사이 외에도 어드레스전극(X)과 스캔전극(Y) 사이에 대향방전이 발생되어 서스테인전극쌍(Y, Z) 간의 상호 전계의 인터렉션을 분산시킨다. 이에 따라, 서스테인전극쌍(Y, Z) 간의 자가 소거방전이 상대적으로 약화되어 서스테인전극쌍(Y, Z) 상의 벽전하 손실이 상대적으로 적어지게 된다.

도 13은 서스테인기간동안 강제 바이어스전압을 인가하는 방법과 하이 임피던스를 도입한 유도 바이어스전압을 인가하는 방법을 비교하여 나타내는 도면이다.

도 13(a)는 어드레스전극(X)에 강제 바이어스전압을 인가한 경우이고, 도 13(b)는 어드레스전극(X)에 유도 바이어스전압을 인가한 경우를 나타낸다.

도 13(a)에서 스캔전극(Y)에 공급되는 서스테인펄스(Susy) 상승시 어드레스전극(X)에 강제 바이어스전압을 공급하면 패널의 각 방전셀 간의 오차 마진이 클수록 바이어스전압에 따른 특성변화가 생길 수 있다. 다시 말하면, PDP 패널의 오차 마진이 상대적으로 크다는 점에서 강제 바이어스전압은 패널의 크기가 커질수록 어드레스전극의 강제 바이어스전압에 부합되는 셀과 그렇지 못한 셀의 비율이 증가하여 이로 인한 방전효율의 특성에 손실을 초래하게 된다.

그러나, 도 13(b)에 도시된 바와 같이 스캔전극(Y)에 공급되는 서스테인펄스(Susy) 상승시 하이 임피던스기간을 설정하여 다수의 방전셀 각각의 환경 특성에 맞도록 어드레스전극(X)에 유도 바이어스전압(V)을 형성시킨다. 이에 따라, 패널의 각 방전셀마다 오차 마진이 서로 다를지라도 이를 극복할 수 있기 때문에 강제 바이어스 전압에 의한 효과보다는 보다 더 좋은 특성의 방전 효율을 높일 수 있는 장점을 가지고 있다.

따라서, 본 발명은 서스테인기간에서 스위칭 바이어스전압 인가시 강제 바이어스전압보다는 바이어스전압이 필요한 시간에서 데이터출력을 하이 임피던스를 가져가게 하여 필요한 바이어스전압을 유도전위로 발생하게 하여 PDP 패널의 비균일성에 따른 특성오차를 최소화시켜 방전 효율을 높일 수 있는 장점을 가지게 된다.

도 14는 오버랩펄스 상에서 인가되는 바이어스전압의 폭의 변화에 따른 휘도 변화 특성을 나타낸 것이다.

도 14에서 스캔전극(Y)에 공급되는 서스테인펄스(Susy) 상승시 어드레스전극(X)에 강제 바이어스전압을 공급하는 경우, 강제 바이어스전압의 펄스폭에 따라 휘도가 변하게 되는데, 일반적으로 일반적으로 펄스폭(W)이 작을수록 휘도는 상승하게 된다.

따라서, 본 발명에 따른 오버랩 구동파형이나 일반 구동 파형에서 데이터전압의 비아어스 펄스폭, 데이터출력을 하이 임피던스로 하여 그 하이 임피던스의 개방 시간을 조절함으로써 조절하여 휘도 세기를 조절하자는 것이다.

각 형광체에 대한 어드레스전극(X)의 하이 임피던스 노출시간은 청색 > 적색 > 녹색 방전셀 순으로 짧게 할 경우 색온도 및 색균형을 유지할 수 있다는 장점을 가질 수 있다. 이 방법은 강제 바이어스전압에서 문제시된 PDP 패널의 비 균일성 특성에 따른 손실을 줄일 수 있기 때문에 보다 만족스러운 결과를 초래할 수 있다.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 하이 임피던스를 조절하여 어드레스전압에 공급되는 유도 바이어스전압의 펄스폭을 조절하여 방전효율을 향상시킨다. 이와 아울러, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 자가 유도전위를 이용함으로써 패널의 균일성을 향상시킨다. 또한, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 색균형을 강제 바이어스전압이 아닌 유도 바이어스전압의 펄스폭을 가지고 조절함으로써 패널 균일성에 의한 변수요소를 줄여 보다 만족스러운 화이트 밸런스를 조절할 수 있다. 나아가, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 방전지연을 최소화하여 방전오류를 줄일 수 있는 장점이 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

1. 스캔전극에 제1 서스테인펄스를 공급하는 단계와,

   상기 제1 서스테인펄스가 상승할 때 하이 임피던스기간을 설정하여 상기 임피던스기간 동안 어드레스전극에 바이어스전압을 유도하는 단계와,

   상기 제1 서스테인펄스가 하이레벨을 유지하는 기간에 서스테인전극에 제2 서스테인펄스를 공급하여 오버랩시키는 단계와,

   상기 제1 서스테인펄스가 하강할 때 하이 임피던스기간을 설정하여 상기 임피던스기간 동안 어드레스전극에 바이어스전압을 유도하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
2. 제 1 항에 있어서,

   상기 어드레스전극은 상기 하이 임피던스기간에만 플로팅되고 그 이외의 기간에서는 영전위를 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
3. 제 1 항에 있어서,

   제2 서스테인펄스는 상기 스캔전극에 제1 서스테인펄스를 인가한 후 스캔전극이 로우레벨전압을 유지하는 기간에도 하이레벨을 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
4. 제 1 항에 있어서,

   상기 제1 서스테인펄스의 상승 시점에서 상기 서스테인전극은 로우레벨전압을 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
5. 제 1 항에 있어서,

   상기 제2 서스테인펄스가 하강 시점에서 상기 스캔전극과 어드레스전극은 로우레벨전압을 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 로우레벨전압은 영전위(0V)인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.

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