KR100543540B1 - Ｎ-분수 주파수 합성기를 갖는 전자 장치, 상기 합성기를 보상하는 방법 및 상기 전자 장치를 포함하는 통신 터미널 - Google Patents

Ｎ-분수 주파수 합성기를 갖는 전자 장치, 상기 합성기를 보상하는 방법 및 상기 전자 장치를 포함하는 통신 터미널 Download PDF

Info

Publication number
KR100543540B1
KR100543540B1 KR1019997007575A KR19997007575A KR100543540B1 KR 100543540 B1 KR100543540 B1 KR 100543540B1 KR 1019997007575 A KR1019997007575 A KR 1019997007575A KR 19997007575 A KR19997007575 A KR 19997007575A KR 100543540 B1 KR100543540 B1 KR 100543540B1
Authority
KR
South Korea
Prior art keywords
vco
fractional
compensation
frequency
signal
Prior art date
Application number
KR1019997007575A
Other languages
English (en)
Other versions
KR20000075516A (ko
Inventor
다니엘 리네바거
레이너 가에스케
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR20000075516A publication Critical patent/KR20000075516A/ko
Application granted granted Critical
Publication of KR100543540B1 publication Critical patent/KR100543540B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

N-분수 주파수 합성기는 특정 주파수의 출력 신호를 공급하기 위한 출력과, VCO의 동작을 제어하기 위한 제어 신호를 수신하기 위한 입력을 구비하는 VCO를 구비하여, 기준 주파수와 동기된다. 보상 회로는 위상 지터를 위한 출력 신호를 보상하기 위한 입력에 접속된다. 보상 회로는 보상 전류를 입력에 공급하는 전하 펌프를 구비한다. 타이밍은 출력 신호로부터 유도되고, 따라서, VCO와 기준 주파수의 주파수 범위에 독립하여 보상 전류를 준다.

Description

Ｎ-분수 주파수 합성기를 갖는 전자 장치, 상기 합성기를 보상하는 방법 및 상기 전자 장치를 포함하는 통신 터미널{ELECTRONIC DEVICE WITH A FRACTIONAL-N FREQUENCY SYNTHESIZER, METHOD OF COMPENSATING THE SYNTHESIZER AND COMMUNICATION TERMINAL COMPRISING THE ELECTRONIC DEVICE}
본 발명은 위상 지터를 보상하기 위한 보상 회로를 갖춘 N-분수 주파수 합성기(fractional-N frequency synthesizer)를 구비한 전자 장치에 관한 것이다. 상기 장치는 예컨대 집적 회로 또는 디지털 통신 장치를 포함한다. 본 발명은 또한 N-분수 주파수 합성기에서의 위상 지터를 보상하는 방법에 관한 것이다.
주파수 합성기는 매우 안정한 기준 주파수를 갖는 하나의 기준 신호로부터 각각 서로 다른 주파수를 가지는 여러 개의 출력 신호들을 생성한다. 이 기준 신호는 수정 발진기에 의해 생성된다. 전형적으로, 합성기는 위상 동기 루프(PLL) 내의 전압 조정 발진기(VCO)를 포함한다. PLL은 기준 신호의 주파수에 대해 발진기 출력 신호의 위상과 주파수가 계속 동기되도록 발진기를 제어한다. PLL은 기준 신호의 위상과 발진기 출력 신호의 위상을 비교하는 위상 검출기를 구비한다. 이 검출기는 검출된 위상차에 비례해서 에러 신호를 VCO로 공급하는 전하 펌프를 제어한다. 위상차가 제로인 경우, 펌프는 제로 에러 신호를 공급한다. PLL은 펌프의 출력단과 VCO의 제어 입력단 사이에 저역-통과 필터를 구비한다. 이 필터의 임무는 에러 신호로부터 제거되지 않을 경우 VCO 주파수를 변조하게될 예컨대 잡음과 같은 고주파 기여부분(contribution)을 제거하는 것이다. 필터의 대역폭이 더 작게 제작되면, PLL의 잡음 성능은 증가된다. 그렇지만, 대역폭을 낮추는 것 역시 PLL을 기준 신호에 동기시키는데 필요한 정착 시간(settling time)을 증가시킨다. 전형적으로, 출력 주파수는 기준 주파수와 위상 비교를 수행하기 전에 정수 팩터 N으로 분주된다. 상기 분주동작(division)은 유사한 값을 가진 주파수들의 비교가 가능하게 한다. 팩터 N은 예컨대 통신 장치에서의 채널들 사이에 스위칭을 하기 위한 복수의 서로 다른 출력 주파수를 제공하기 위해 변수로 만들어 질 수 있다. 분주기(divider)는 대개 카운터를 이용하여 구현된다. 따라서, 팩터 N은 정수다. 분주된 출력 주파수에서의 해상도는 기준 주파수와 동일하다. 해상도는 낮은 기준 주파수를 사용하여 더 높게 만들 수 있다. 그렇지만, 이 경우 위상 검출기에 의해 공급된 에러 신호는 훨씬 느리게 검출된 위상차에 따른다. 더 나아가, 이때 저역-통과 필터는 위에서 언급한 바와 같이 정착 시간을 증가시키는 더 낮은 차단 주파수를 구비해야 한다.
N-분수 주파수 합성기는 높은 해상도 및 정착 시간에 있어서 이러한 서로 상충되는 문제를 해결할 방법을 제공한다. PLL을 사용하는 주파수 합성기와 N-분수 주파수 합성기는 예컨대, 영국 특허 제 1,560,233과 윙 S. 디젠과 다니엘 라인바거의 1994년 5월판 마이크로파 및 RF 의 "N-분수 PLL은 고속, 저잡음 합성을 제공한다" 에서 논의되고 있다. N-분수 분주는 기준 주파수와의 비율이 정수가 아닌 출력 주파수를 생성한다. 프로그램가능 주파수 분주기는 VCO와 위상 검출기 사이에 위치되고, 분주 팩터는 N + x 에 근접하는 분주율에 대한 평균값을 제공하는 VCO의 사이클에 대한 x의 비율로 N과 N + 1 사이에서 스위칭된다. 주파수 합성기에서 N-분수 분주는 양호한 주파수 해상도를 얻도록 도와주는 바, 이것은 특히 디지털 셀룰러 표준에 있어 중요하다.
분수 분주 프로세스는 프로그램가능 분주기의 출력에서의 파형 주기에서 변동을 야기한다. N + 1에 의한 분주는 N에 의한 분주보다 하나 더 많은 입력 사이클을 요구한다. 그 결과는 VCO의 출력 스펙트럼에서 대응하는 측대역(side band)들을 야기시키는 주기적인 위상 에러{분수 스파(fractional spur)}로 된다. 다시 말해, 분주기의 출력은 주기적으로 변하는 분주율(division ratio)의 결과에 따라 분수 위상 리플(fractional phase ripple)로 변조된다. 이러한 리플은 VCO 출력 신호에서 위상 지터(phase jitter)를 야기한다. 이러한 지터는 VCO의 출력 신호의 중요 인스턴스들의 시간에 있어서 이상적인 위치로부터의 순간적인 변동을 말한다.
미국 특허 US 4,179,670 은 분수 분주율 및 지터 보상 기능을 가진 주파수 합성기를 기술한다. 이 주파수 합성기는 위상 비교기의 출력단에 나타나는 지터 전압을 반영하는 아날로그 신호를 제공하는 디지털-아날로그 변환기를 포함한다는 것을 알 수 있다. 디지털-아날로그 변환기 출력 신호는 컬럼 4, 제63째줄로부터 전압으로서 식별된다. 그후 이 출력 전압은, 간단한 전압 분주기인 스케일링 저항 네트워크에 의해 스케일링된다. 분주된 전압은 그후 가산기에 입력된다. 이 회로는 추가적인 가산기와 추가적인 전압 분주기를 필요로 한다는 것을 알 수 있다.
위에서 언급하고 있는 영국 특허 제 1,560,233 호는 전압 보상을 사용하여 지터 효과를 완화시키는 방법에 대해 개시하고 있다. 아날로그 보상 전압이 생성되며, 생성된 보상 전압은 루프 필터의 입력단에서 위상 비교기의 출력 전압에 더해진다. 이것은 다음과 같이 하여 달성될 수 있다. 기존 합성기는, 그 용량이 분수율(fractional modulus)이라고 지칭되며 그 컨텐트는 프로그램가능 분주기가 하나의 출력 펄스를 공급할 때마다 특정한 분수 증분치 만큼 증가되는 누산기를 포함한다. 이 누산기는 제로로 설정된다고 가정하자. VCO의 매 N개의 사이클마다 분주기는 분수 증분치가 누산기의 컨텐트에 더해지는 것에 응답하여 하나의 출력 펄스를 공급한다. 누산기가 오버플로될 때, 다시말해, 분수율에 도달할 때, 분주 팩터는 N + 1 로 변경된다. 분주 팩터는, 분주기가 그 다음의 출력 펄스를 공급한 후 N으로 재설정된다. 따라서, 분수 x는 분수 증분치가 분수율에 일치하는 경우들의 정수 횟수의 역수와 동일하다. 비록, 평균적으로, 팩터 N + x 에 의한 주파수 분주가 제대로 되었다고 해도, VCO 출력 신호의 순간 위상은 일정하지가 않다. N에 의해 분주된 VCO 출력 신호를 나타내는 위상 검출기로의 입력은 기준 신호에까지 이르고, 위상 차의 형태로 램프 에러(ramp error)를 생성한다. 이 램프는 VCO 출력에서 지터를 야기한다. 누산기의 컨텐트는 이 위상 차에 비례하고, 적절하게 스케일되는 경우에는, 전압으로 전환되어 그후 위상 검출기에 의해 공급된 에러 신호로부터 제거되며, 상기 지터를 어느 정도까지 보상한다.
필립스 일렉트로닉스 N.V의 자회사인 필립스 반도체의 저-전압 2 GHz N-분수 합성기 SA8025A 는 분수 전류 보상을 사용한다. 더 상세한 사항은 1996년 판 필립스 반도체 데이터 핸드북 IC-17을 참조하시오. 유도된 지터는 저역-통과 필터로부터 유도된 전하량 QJITTER 로 생각되고, 다음에 비례하는데,
(1) QJITTER ∝ IPUMP / [FVCO * FMOD]
여기서 IPUMP 는 메인 전하 펌프 전류의 값이고, FVCO는 VCO 주파수고, FMOD는 분수율(무차원 양: dimensionless quantity)이다. 보상은 이 비례 관계에 따라 기준 주파수 FREF에 의해 타이밍되는 보상 전하 QCOMP를 공급함으로써 달성된다.
(2) QCOMP ∝ ICOMP / FREF
여기서 ICOMP는 보상 전류의 크기이다. 보상 전류에 대한 결과로써 식(1)과 (2)를 조합하여
(3) ICOMP ∝ [IPUMP * FREF]/[FVCO * FMOD]
결과적으로, 보상 전류를 생성하는 펌프의 동작은 기준 주파수 FREF와 VCO의 출력 신호의 주파수(FVCO)에 따른다.
기존의 전류 보상 구조는 잘 기능하지만, 선택한 기준 주파수에 의존하며 또한 VCO가 동작하여야 할 주파수에 의존한다. 이것은, 보상 전류를 생성하는 보상 펌프가 선택된 주파수에 의존하는 전류 밀도의 일정 범위에 걸처 동작할 것을 요구한다. 다시말해, 최상의 성능을 제공하기 위해서, 보상 펌프는 각 개별 주파수 범위마다 재설계되어야만 하는 것이다. 본 발명의 목적은, 그 보상 회로가 종래의 합성기의 주파수에서보다 더 넓은 범위의 주파수에 적합한 합성기가 되게 하는 N-분수(fractional-N) 주파수 합성기를 갖는 시스템을 제공하려는 것이다.
본 발명은 N-분수 주파수 합성기를 구비한 전자 장치를 제공한다. 합성기는 특정 주파수의 출력 신호를 공급하기 위한 출력단과 VCO의 동작을 제어하기 위한 제어 신호의 수신을 위한 입력단을 갖춘 VCO를 구비한다. 합성기는 위상 지터에 대해 출력 신호를 보상하기 위해 상기 입력단에 접속되는 보상회로를 포함하고, 타이밍이 상기 출력 신호로부터 유도되는 보상 전류를 상기 입력단에 공급하기 위한 전하 펌프를 포함한다. 보상 전하를 위한 타이밍은 VCO 주파수로부터 바람직하게 아래에 따르는 VCO 주파수 FVCO 에 역비례하여 유도된다.
(4) QCOMP ∝ ICOMP /FVCO
이제는 식(1)과 (4)의 오른쪽의 값들을 조합하면,
(5) ICOMP ∝ IPUMP / FMOD
결과적으로 본 발명에 있어서, 보상 전류는 기준 주파수에 대해 독립적이며 또한 VCO의 주파수 범위에 대해 독립적이다. 이러한 접근은 본 발명의 합성기로 하여금 모듈 빌딩 블록으로서 사용하기에 매우 적합하게 한다. 위에서 언급한 저-전압 2 GHz N-분수 합성기 SA8025A에서 타이밍은 기준 주파수로부터 유도되고, 따라서 각각의 주파수 범위는 보상 전류원의 개별적인 최적화를 요구한다.
본 발명은 첨부된 도면을 참조로 하여 예를 들어 설명된다.
도면들에 있어, 동일한 참조 번호는 유사하거나 대응하는 특징을 나타낸다.
도 1은 N-분수 합성기 블록도.
도 2는 합성기에서의 분수 제어기의 일부 블록도.
도 3은 본 발명에 있어서 제어된 보상 전하 펌프 블록도.
도 1은 전형적인 N-분수 주파수 합성기(fractional-N synthesizer)(100)의 블록도이다. 합성기(100)는 VCO(102), 프로그램가능 주파수 분주기(104), 위상 검출기(106) 및 저역-통과 루프 필터(108)를 포함한다. VCO(102)의 출력단은 주파수 FVCO를 가진 출력 신호를 공급한다. 분주기(104)는 VCO(102)의 출력단에 연결되고, 분주된 주파수를 가진 신호를 검출기(106)에 공급한다. 기준 주파수 FREF를 가진 기준 신호는 제 2 분주기(111)를 거쳐 수정 발진기(110)로부터 유도되어 여기서 검출기(106)에 공급된다. 검출기(106)는 에러신호를 루프 필터(108)를 거쳐 VCO(102)로 공급한다. 전형적으로, 위상 검출기는 VCO(102)의 제어 입력의 정전 용량을 충전 또는 방전하기 위해 종래의 방법으로 구동되는 전하 펌프(도시되지 않음)를 포함한다. 예컨대 위에서 언급한 필립스 데이터 핸드북 IC-17에서 기술되고 있는 저-전압 2 GHz N-분수 합성기 SA8025A를 참조하라. 전하 펌프는 검출된 위상차에 전형적으로 비례하는 일정량의 전하를 공급하거나 또는 빨아들이는 전류원을 포함한다. 기존 전하 펌프와 위상 검출기의 더욱 상세한 것은 예컨대 미국 특허 5,485,125; 미국 특허 5,475,718, 미국 특허 5,436,596 및 미국 특허 5,349,613를 참조하라.
N-분수 주파수 합성기 분야에서 알려져 있는 바와 같이, 분주기(104)는 차례로 팩터 N과 팩터 N + 1를 사용하여 주파수 FVCO를 분주하는데, 여기서 N은 정수다. 비 정수값에 의한 분주는 임의의 시간 기간에 대해 N 대신에 N + 1 로 분주함으로써 평균적으로 달성된다. 이것을 달성하기 위해, 합성기는 분주기(104)를 제어하기 위해 분수(fractional) 제어기(112)를 구비한다. 여기서의 예로, 분수 제어기(112)는 이하에서 더 설명될 프로그램가능 분주기(104)의 분주 N, 분수율 FMOD과 분수 증분치 NF의 면에서 프로그램가능하다.
도 2는 제어기(112)의 일부분을 도시한다. 제어기(112)는 모듈로-FMOD 누산기(202)와 가산기(204)를 포함한다. 누산기(202)의 용량은 분수율 또는 FMOD로 지칭된다. 누산기(202)는 그 디지털 표현의 값이 분수율 FMOD에 이르기까지의 값을 가질 수 있는 디지털 워드를 저장한다. 분주기(104)에 의해 공급되는 하나의 펄스에 응답하여, 가산기(204)는 하나의 분수 증분치 NF 만큼 누산기(202)의 컨텐트를 증가시킨다. 누산기(202)가 오버플로될 때에, 누산기(202)는 캐리 신호(carry signal)를 만들어 낸다. 캐리 신호는 분주기(104)에 공급된다. 이 경우 캐리 신호의 존재와 부재는 분주기(104)의 분주 팩터가 N + 1으로 설정되는가, 또는 N으로 설정되는가를 결정한다.
누산기(202)에 포함된 디지털 값은 VCO(102)의 분주된 출력 신호와 주파수 FREF를 갖는 기준 신호 사이의 위상차를 나타낸다. VCO(102)의 분주된 신호는 기준 신호에 이르기까지 1/FMOD에 대해 비례하는 양만큼 매 사이클 전진한다. 따라서 필터(108)로부터 취해진 전하는 위에서 설명한 식(1) QJITTER ∝ IPUMP / [FVCO * FMOD]에 의해 얻어진다.
위상 지터는 전하 QJITTER의 상기 바람직하지 않은 흐름을 나타낸다.
본 발명에서, 위상 지터는 (4) QCOMP ∝ ICOMP /FVCO 에 따라 보상 전하 QCOMP 를 공급함으로써 보상된다.
따라서, 보상 펌프는 (5) ICOMP ∝ IPUMP / FMOD 에 비례하여, 전류 ICOMP 을 공급해야 한다.
상기 기존 보상 방법의 장점에 대해서는 이미 위에서 언급되었다.
도 3은 본 발명에 따른 합성기(300) 부분의 블록도이고 GSM 시스템(이동 전화를 위한 글로벌 시스템, 판 유러피안 셀룰러), 또는 ADC(아메리칸 디지털 셀룰러)에서와 사용하기 위한 디지털 통신 장치에 결합된다. 합성기(300)는 기준 전류(Iref)를 생성하기 위한 생성기를 구비하는 회로(302)를 포함한다. 본 예에서 생성기는 트랜지스터(306)를 제어하여 기준 저항 RN 양단의 전압이 기준 전압 VBG와 같게 유지시키는 차동 증폭기(304)를 구비한다. 여기선 정의된 기준 전류 Iref는 전류 미러(308)을 통해 미러링되고(mirrored) 스케일링된다(scaled). 미러(308)는 메인 전하 펌프(도시되지 않음)에 의해 전달되는 전류를 스케일링하기 위해 사용되는 제 1 출력 전류 IM와, 보상 전하 펌프(310)에 의해 공급되는 전류 ICOMP 을 스케일링하기 위해 사용되는 제 2 출력 전류 IC1를 공급하는 제 1 출력단을 구비한다. 본 예에서, 전류 Ic1 은, 디지털 통신 시스템에서의 각 개별 주파수 채널에 대한 분수 보상의 조정을 가능하게 하는 디지털 신호 FC의 제어 하에 출력 전류 IC2를 스케일링하는 회로(312)에 공급된다. 회로(312)는 전체 성능을 향상시키기 위한 선택적인 요소이다. 전류 IC2는, 누산기(202)의 일시적인 컨텐트를 나타내는 디지털 신호 FRD의 제어 하에 전류 IC2를 스케일링하는 펌프(310)에 공급된다. 이것은 펌프의 전류 펄스의 진폭을 결정한다. 펌프(310)는 VCO(102)의 출력단에서의 신호로부터 유도되는 타이밍 신호 TCOMP를 수신한다. 즉, 타이밍 신호 TCOMP 은 VCO 출력 신호와 함께 동기화되어 작용한다. 회로(310, 312)는 디지털적으로 제어 가능한 전류원으로서 기능한다. 디지털적으로 제어 가능한 전류원은 예컨대 해당 제어 전극에서 2진 신호에 따라 온-오프되는 병렬 배치된 여러 전류원들을 포함한다. 레지스터 내의 디지털 워드는 따라서 온-오프 소스의 패턴으로 매핑되고, 따라서 집합 출력 전류 (IC2, ICOMP)의 진폭을 제어한다.
상술한 바와 같이, 본 발명은 위상 지터를 보상하기 위한 보상 회로를 갖춘 N-분수 주파수 합성기(fractional-N frequency synthesizer)를 구비한 전자 장치에 이용가능하다. 상기 장치는 예컨대 집적 회로 또는 디지털 통신 장치를 포함한다. 본 발명은 또한 N-분수 주파수 합성기에서의 위상 지터를 보상하는 방법에 이용가능하다.

Claims (5)

  1. N-분수 주파수 합성기(300)를 갖는 전자 장치로서,
    - 특정 주파수의 출력 신호를 공급하는 출력단, 및 해당 VCO의 동작을 제어하기 위한 제어 신호를 수신하는 입력단을 갖는 VCO(102)와,
    - 위상 지터에 대해 상기 출력 신호를 보상하기 위해 상기 입력단에 연결된 보상회로(302)를
    포함하는, N-분수 주파수 합성기(300)를 갖는 전자 장치에 있어서,
    상기 보상회로는 보상 전류(ICOMP)를 상기 입력단에 공급하기 위한 보상 전하 펌프(310)를 포함하며, 상기 보상 전하 펌프(310)의 타이밍은 상기 출력 신호(TCOMP)로부터 유도되고, 상기 보상 전류(ICOMP)는 전류 미러(308)를 통해 기준 전류(Iref)에 의해 결정되는,
    것을 특징으로 하는, N-분수 주파수 합성기를 갖는 전자 장치.
  2. 제 1 항에 있어서, 모듈로 누산기(modulo accumulator)(202)를 포함하되, 상기 보상 회로는,
    - 상기 전하 펌프에 의해 공급되는 전류 펄스의 진폭의 제어를 위한 상기 누산기의 컨텐트를 나타내는 컨텐트 신호(FRD)를 수신하기 위한 제 1 입력단과,
    - 상기 전하 펌프를 인에이블하기 위한 상기 VCO의 출력 신호를 나타내는 타이밍 신호(Tcomp)를 수신하기 위한 제 2 입력단을
    포함하는, N-분수 주파수 합성기를 갖는 전자 장치.
  3. 제 2 항에 있어서, 상기 보상 회로는, 상기 VCO의 선택된 주파수 범위에 따라 분수 보상(fractional compensation)을 조정하기 위한 제어 신호(FC)를 수신하기 위한 제 3 입력단을 포함하는, N-분수 주파수 합성기를 갖는 전자 장치.
  4. 제 1 항에 기재된 분수 지터에 대한 N-분수 주파수 합성기(300)를 보상하는 방법에 있어서, 상기 출력 신호로부터 상기 전하 펌프를 위한 타이밍 신호를 유도하는 단계를 포함하는, N-분수 주파수 합성기를 보상하는 방법.
  5. 통신 터미널에 있어서, 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 장치를 포함하는 통신 터미널.
KR1019997007575A 1997-12-22 1998-12-07 Ｎ-분수 주파수 합성기를 갖는 전자 장치, 상기 합성기를 보상하는 방법 및 상기 전자 장치를 포함하는 통신 터미널 KR100543540B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/994,826 1997-12-22
US8/994,826 1997-12-22
US08/994,826 US6141394A (en) 1997-12-22 1997-12-22 Fractional-N frequency synthesizer with jitter compensation
PCT/IB1998/001972 WO1999033181A2 (en) 1997-12-22 1998-12-07 Fractional-n frequency synthesizer with jitter compensation

Publications (2)

Publication Number Publication Date
KR20000075516A KR20000075516A (ko) 2000-12-15
KR100543540B1 true KR100543540B1 (ko) 2006-01-20

Family

ID=25541105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997007575A KR100543540B1 (ko) 1997-12-22 1998-12-07 Ｎ-분수 주파수 합성기를 갖는 전자 장치, 상기 합성기를 보상하는 방법 및 상기 전자 장치를 포함하는 통신 터미널

Country Status (8)

Country Link
US (1) US6141394A (ko)
EP (1) EP0960480B1 (ko)
JP (1) JP4496322B2 (ko)
KR (1) KR100543540B1 (ko)
CN (1) CN1158768C (ko)
DE (1) DE69829166T2 (ko)
TW (1) TW432844B (ko)
WO (1) WO1999033181A2 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11225072A (ja) * 1998-02-05 1999-08-17 Fujitsu Ltd スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ
US6483886B1 (en) 1999-01-08 2002-11-19 Altera Corporation Phase-locked loop circuitry for programmable logic devices
US6177843B1 (en) 1999-05-26 2001-01-23 Cypress Semiconductor Corp. Oscillator circuit controlled by programmable logic
DE19926666A1 (de) * 1999-06-11 2000-12-14 Philips Corp Intellectual Pty Anordnung zur Offsetstromkompensation eines Phasendetektors
FR2796792B1 (fr) * 1999-07-22 2001-10-12 Cit Alcatel Dispositif d'emission radioelectrique
JP4198833B2 (ja) * 1999-07-23 2008-12-17 日本テキサス・インスツルメンツ株式会社 周波数シンセサイザ、リップルを補償する方法
FR2807587B1 (fr) * 2000-04-11 2002-06-28 Thomson Csf Synthetiseur fractionnaire comportant une compensation de la gigue de phase
US6466150B1 (en) * 2000-10-25 2002-10-15 Qualcomm, Inc. Polar analog-to-digital converter
US6888580B2 (en) * 2001-02-27 2005-05-03 Ati Technologies Inc. Integrated single and dual television tuner having improved fine tuning
US6504437B1 (en) 2001-06-26 2003-01-07 Agere Systems Inc. Low-noise, fast-lock phase-lock loop with “gearshifting” control
EP1304804A3 (en) * 2001-10-10 2006-07-12 STMicroelectronics Pvt. Ltd Fractional divider
EP1324619B1 (en) * 2001-10-30 2006-05-17 STMicroelectronics Pvt. Ltd All-digital clock recovery using a fractional divider
US6677879B1 (en) * 2002-08-20 2004-01-13 Xilinx, Inc. Method and circuit for folded analog-to-digital converter (ADC) using frequency detectors and time detectors
US6727736B1 (en) 2002-08-23 2004-04-27 Marvell International, Ltd. Voltage control oscillator noise reduction technique and method thereof
CA2446633C (en) * 2002-10-25 2008-01-29 Pulp And Paper Research Institute Of Canada Diagnostic for poorly tuned control loops
DE60302543D1 (de) * 2003-03-14 2006-01-05 St Microelectronics Srl Fraktional-Phasenregelschleife
US6867616B1 (en) 2003-06-04 2005-03-15 Altera Corporation Programmable logic device serial interface having dual-use phase-locked loop circuitry
JP3934585B2 (ja) * 2003-08-22 2007-06-20 松下電器産業株式会社 広帯域変調ｐｌｌ、広帯域変調ｐｌｌのタイミング誤差補正システム、変調タイミング誤差補正方法および広帯域変調ｐｌｌを備えた無線通信装置の調整方法
US7019570B2 (en) * 2003-09-05 2006-03-28 Altera Corporation Dual-gain loop circuitry for programmable logic device
US6924678B2 (en) * 2003-10-21 2005-08-02 Altera Corporation Programmable phase-locked loop circuitry for programmable logic device
US7091760B1 (en) 2004-02-25 2006-08-15 Altera Corporation DLL with adjustable phase shift using processed control signal
US7073629B2 (en) * 2004-02-26 2006-07-11 The Boeing Company Ladder support apparatus and methods
US7075365B1 (en) 2004-04-22 2006-07-11 Altera Corporation Configurable clock network for programmable logic device
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
US7436228B1 (en) 2005-12-22 2008-10-14 Altera Corporation Variable-bandwidth loop filter methods and apparatus
US7728674B1 (en) 2006-05-19 2010-06-01 Altera Corporation Voltage-controlled oscillator methods and apparatus
EP2218174A1 (en) * 2007-11-16 2010-08-18 ST-Ericsson SA Jitter compensation
DE102011053121B4 (de) 2011-08-30 2016-02-04 Imst Gmbh Erweiterte Delta-Sigma-Tau-Modulatorschaltung für eine Fraktional-N-PLL-Frequenzsynthesizer-Schaltung
JP5803568B2 (ja) * 2011-10-26 2015-11-04 富士通株式会社 位相同期回路及び位相同期回路制御方法
DE202011108969U1 (de) 2011-12-10 2012-02-02 Imst Gmbh Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung
DE102011120769B4 (de) 2011-12-10 2018-09-20 Imst Gmbh Synchron modulierte voll-digitale Delta-Sigma-Modulatorschaltung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179670A (en) * 1977-02-02 1979-12-18 The Marconi Company Limited Frequency synthesizer with fractional division ratio and jitter compensation

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2140232B (en) * 1983-05-17 1986-10-29 Marconi Instruments Ltd Frequency synthesisers
US4679005A (en) * 1985-01-23 1987-07-07 Sony Corporation Phase locked loop with frequency offset
US4816774A (en) * 1988-06-03 1989-03-28 Motorola, Inc. Frequency synthesizer with spur compensation
GB2228840B (en) * 1989-03-04 1993-02-10 Racal Dana Instr Ltd Frequency synthesisers
US5180993A (en) * 1990-01-15 1993-01-19 Telefonaktiebolaget L M Ericsson Method and arrangement for frequency synthesis
US5349613A (en) * 1991-05-08 1994-09-20 U.S. Philips Corporation Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop
JP3084151B2 (ja) * 1992-09-18 2000-09-04 株式会社日立製作所 情報処理システム
JPH06216767A (ja) * 1992-11-18 1994-08-05 Philips Electron Nv 安定化位相弁別器を備えるフェーズロックドループ用回路
DE4303356A1 (de) * 1993-02-05 1994-08-11 Philips Patentverwaltung Digitale Phasenregelschleife
US5495206A (en) * 1993-10-29 1996-02-27 Motorola, Inc. Fractional N frequency synthesis with residual error correction and method thereof
FR2717019A1 (fr) * 1994-03-02 1995-09-08 Philips Composants Dispositif oscillateur verrouillé en phase.
US5651035A (en) * 1995-04-28 1997-07-22 International Microcircuits, Inc. Apparatus for reducing jitter of a spectrum spread clock signal and method therefor
JP3319677B2 (ja) * 1995-08-08 2002-09-03 三菱電機株式会社 周波数シンセサイザ
US5987085A (en) * 1997-03-26 1999-11-16 Lsi Logic Coporation Clock recovery circuit
KR100215889B1 (ko) * 1997-05-06 1999-08-16 구본준 클럭 동기 회로
US6064272A (en) * 1998-07-01 2000-05-16 Conexant Systems, Inc. Phase interpolated fractional-N frequency synthesizer with on-chip tuning

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179670A (en) * 1977-02-02 1979-12-18 The Marconi Company Limited Frequency synthesizer with fractional division ratio and jitter compensation

Also Published As

Publication number Publication date
EP0960480B1 (en) 2005-03-02
KR20000075516A (ko) 2000-12-15
WO1999033181A2 (en) 1999-07-01
CN1158768C (zh) 2004-07-21
DE69829166T2 (de) 2006-02-16
EP0960480A1 (en) 1999-12-01
TW432844B (en) 2001-05-01
CN1253673A (zh) 2000-05-17
JP4496322B2 (ja) 2010-07-07
DE69829166D1 (de) 2005-04-07
JP2001513304A (ja) 2001-08-28
WO1999033181A3 (en) 1999-09-10
US6141394A (en) 2000-10-31

Similar Documents

Publication Publication Date Title
KR100543540B1 (ko) Ｎ-분수 주파수 합성기를 갖는 전자 장치, 상기 합성기를 보상하는 방법 및 상기 전자 장치를 포함하는 통신 터미널
US7579886B2 (en) Phase locked loop with adaptive phase error compensation
US6064272A (en) Phase interpolated fractional-N frequency synthesizer with on-chip tuning
US7042258B2 (en) Signal generator with selectable mode control
US6919744B2 (en) Spectrum profile control for a PLL and the like
US7405627B2 (en) PLL frequency synthesizer
US20110133797A1 (en) Novel method of frequency synthesis for fast switching
US8008955B2 (en) Semiconductor device
EP0897616A1 (en) Frequency synthesizer with temperature compensation and frequency multiplication and method of providing the same
JP2001177407A (ja) デジタル制御の周波数増倍発振器を備えた位相同期ループ
KR100880422B1 (ko) 분수 보상방법을 갖는 분수분주 주파수 합성기
US6943598B2 (en) Reduced-size integrated phase-locked loop
KR101242670B1 (ko) 시그마-델타 기반 위상 고정 루프
US7394322B2 (en) Phase locked loop
JP4357674B2 (ja) 周波数シンセサイザ
US6693987B1 (en) Digital-to-analog DAC-driven phase-locked loop PLL with slave PLL's driving DAC reference voltages
WO2009027717A1 (en) Phase detector and phase locked loop
CA2037159C (en) Phase-locked loop type frequency synthesizer having improved loop response
US7129791B2 (en) Circuit and method for faster frequency switching in a phase locked loop

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee