KR100532938B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
고전압 소자의 기능을 갖는 셀을 포함하는 반도체 장치의 제조 방법이 개시된다. 고전압 소자 영역과 저전압 소자 영역을 갖는 기판을 마련한 후, 제1산화막을 형성하고, 피웰을 형성한다. 이어서, 상기 제1산화막을 제거하고, 제2산화막을 형성한다. 그리고, 상기 기판의 제2산화막 상에 고전압 소자 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 이온 마스크로 사용하는 이온 주입을 실시한다. 이에 따라, 상기 고전압 소자 영역의 기판에 불순물이 주입된다. 그리고, 상기 포토레지스트 패턴을 제거하고, 상기 기판에 문턱 전압 조절용 불순물을 주입시키고, 상기 제2산화막을 제거한 후, 상기 기판 상에 게이트 전극 및 상기 게이트 전극과 인접하는 기판에 소스/드레인을 형성한다. 이에 따라, 단일의 기판에 저전압 소자의 기능과 고전압 소자의 기능을 갖는 회로적 구성이 가능하다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 고전압 소자의 기능을 갖는 셀을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 제조에서는 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 단일의 반도체 칩에 시스템을 구성하려는 시도가 이루어지고 있다. 이와 같이, 시스템을 단일의 반도체 칩에 구현하는 것은 제어기, 메모리 및 기타 동작을 위한 회로를 통합하는 기술로 발전되고 있다.
여기서, 동작을 위한 회로의 경우 종래에는 한 종류의 트랜지스터를 배열하여 게이트에 바이어스 인가시 소자가 턴온(turn on)되어 드레인을 통하여 나오는 전류를 한곳에 모아 이를 다른 소자에 공급하는 구성을 갖는다. 이와 같이, 종래에는 한 종류의 트랜지스터만을 사용하기 때문에 그 동작에 있어 온/오프 두 가지의 모드만을 가진다.
따라서, 종래의 방법으로는 다양한 구성을 원하는 반도체 장치를 용이하게 제조하기에는 그 한계를 갖는다.
본 발명의 목적은 멀티 모드의 구현이 가능한 전압 소자를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은,
고전압 소자 영역과 저전압 소자 영역을 갖는 기판을 마련하는 단계;
상기 기판 상에 제1산화막을 형성하는 단계;
상기 제1산화막을 갖는 기판에 피웰을 형성하는 단계;
상기 제1산화막을 제거하는 단계;
상기 기판 상에 제2산화막을 형성하는 단계;
상기 기판의 제2산화막 상에 고전압 소자 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 이온 마스크로 사용하는 이온 주입을 실시하여 상기 고전압 소자 영역의 기판에 불순물을 주입시키는 단계;
상기 포토레지스트 패턴을 제거하는 단계;
상기 기판에 문턱 전압 조절용 불순물을 주입시키는 단계;
상기 제2산화막을 제거하는 단계; 및
상기 기판 상에 게이트 전극 및 상기 게이트 전극과 인접하는 기판에 소스/드레인을 형성하는 단계를 포함한다.
여기서, 상기 제1산화막과 제2산화막 각각은 300 내지 400Å의 두께를 갖도록 형성하는 것이 바람직하다. 그리고, 상기 피웰은 이온 주입 및 1,000 내지 1,200℃의 온도에서 120 내지 180분 동안 드라인브인을 실시함으로서 형성하는 것이 바람직하다.
아울러, 상기 고전압 소자 영역의 기판에 주입하는 불순물은 11B+ 이고, 30 내지 50KeV의 에너지로 1E10 내지 1E14 atoms/cm2의 도즈량을 갖도록 주입하는 것이 바람직하고, 상기 문턱 전압 조절용 불순물 또한 마찬가지로 11B+ 이고, 30 내지 50KeV의 에너지로 1E10 내지 1E14 atoms/cm2의 도즈량을 갖도록 주입하는 것이 바람직하다. 이때, 상기 문턱 전압 조절용 불순물의 경우에는 농도의 조절을 위한 것으로서, 상기 11B+ 이온에 제한되지 않고, 다양한 불순물을 적용할 수도 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 고전압 소자 영역과 저전압 소자 영역을 갖는 기판(10)을 마련한다. 즉, 고전압 소자 영역으로 정의한 셀을 형성할 부분과 저전압 소자 영역으로 정의한 셀을 형성할 부분을 갖는 기판을 마련하는 것이다. 그리고, 상기 기판(10) 상에 제1산화막(14)을 형성한다. 이때, 상기 제1산화막(14)은 약 400Å의 두께를 갖도록 형성한다. 이어서, 불순물을 주입하여 상기 제1산화막(14)을 갖는 기판(10)에 피웰(12)을 형성한다. 상기 피웰(12)은 불순물의 주입 뿐만 아니라 약 1,100℃의 온도에서 약 160분 동안 드라인브인(drive in)을 실시함으로서 형성된다. 이어서, 제1산화막(14)을 제거한다.
도 1b를 참조하면, 상기 제1산화막(14)을 제거한 후, 상기 기판(10) 상에 제2산화막(16)을 형성한다. 이때, 상기 제2산화막(16)은 약 400Å의 두께를 갖도록 형성한다. 그리고, 상기 기판(10)의 제2산화막(16) 상에 포토레지스트막을 도포한다. 이어서, 사진 식각 공정을 실시하여 상기 포토레지스트막을 상기 기판(10)의 고전압 소자 영역으로 정의한 부분을 노출시키는 포토레지스트 패턴(18)으로 형성한다. 계속해서, 상기 포토레지스트 패턴(18)을 이온 마스크로 사용하는 이온 주입을 실시한다. 이에 따라, 상기 고전압 소자 영역의 기판(10)에 불순물이 주입된다. 이때, 상기 이온 주입에서는 11B+을 약 40KeV의 에너지로 약 1E12 atoms/cm2의 도즈량을 갖도록 실시한다.
도 1c 및 도 1d를 참조하면, 상기 포토레지스트 패턴(18)을 제거한 후, 상기 기판(10)에 문턱 전압 조절용 불순물을 주입시킨다. 상기 불순물의 주입의 경우에도 11B+을 약 40KeV의 에너지로 약 1E12 atoms/cm2의 도즈량을 갖도록 실시한다. 이어서, 상기 제2산화막(16)을 제거한 후, 상기 기판(10) 상에 게이트 전극 및 상기 게이트 전극(24)과 인접하는 기판에 소스/드레인(28)을 형성한다. 구체적으로, 상기 불순물의 주입을 실시하고, 제2산화막(16)을 제거한 후, 상기 기판(10) 상에 게이트 산화막(20) 및 게이트 도전막(22)을 순차적으로 적층한다. 이때, 상기 게이트 산화막(20)은 약 150Å의 두께를 갖도록 형성한다. 그리고, 상기 게이트 도전막(22)의 경우에는 주로 게이트 폴리 실리콘막을 선택한다. 이어서, 포토레지스트 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 게이트 도전막(22) 및 게이트 산화막(20)을 게이트 도전막 패턴(22a) 및 게이트 산화막 패턴(20a)으로 형성한다. 이에 따라, 상기 기판(10) 상에는 게이트 산화막 패턴(20a) 및 게이트 도전막 패턴(22a)으로 이루어지는 게이트 전극(24)을 얻는다. 그리고, 상기 게이트 전극(24)을 마스크로 사용한 이온 주입을 실시하여 얕은 접합의 예비 소스/드레인을 형성한다. 이어서, 상기 게이트 전극(24)의 양측벽에 게이트 스페어서(26)를 형성한 후, 다시 이온 주입을 실시하여 상기 게이트 전극(24)과 인접하는 기판(10)에 소스/드레인(28)을 얻는다.
따라서, 상기 기판의 저전압 소자 영역과 고전압 소자 영역에 게이트 전극 및 소스/드레인이 형성된다. 이때, 상기 저전압 소자 영역의 문턱 전압은 약 0.7 내지 1.2V가 되도록 조절되고, 상기 고전압 소자 영역의 문턱 전압은 약 2.5 내지 3.8V가 되도록 조절된다.
이에 따라, 상기 게이트 전극에 약 1.8V를 인가할 경우 드레인에는 약 5V가 흐르고, 상기 저전압 소자 영역으로 정의한 셀 영역은 온 상태로 이루어지고, 상기 고전압 소자 영역으로 정의한 셀 영역은 오프 상태로 이루어진다. 아울러, 상기 게이트 전극에 약 5.8V를 인가할 경우 드레인에는 약 5V가 흐르고, 상기 저전압 소자 영역으로 정의한 셀 영역은 오프 상태로 이루어지고, 상기 고전압 소자 영역으로 정의한 셀 영역은 온 상태로 이루어진다. 또한, 상기 게이트 전극이 접지 상태를 유지할 경우에는 상기 저전압 소자로 정의한 셀 영역 및 상기 고전압 소자로 정의한 셀 영역 모두 오프 상태를 유지한다. 여기서, 상기 게이트 전극에 약 1.8V와 5.8V를 인가하는 것은 전원 인가의 효율적인 측면에서 양호한 결과를 얻을 수 있기 때문이다.
이와 같이, 본 발명은 단일의 반도체 기판에 고전압 소자 및 저전압 소자의 구현이 가능하다. 아울러, 한번의 이온 주입을 추가적으로 실시하기 때문에 용이한 공정의 진행이 가능하다.
따라서, 본 발명에 의하면 각기 다른 사양의 전원을 요구하는 반도체 장치의 경우에도 단일의 반도체 기판에 그 구현이 가능하다. 때문에, 최근 다양한 구성을 원하는 반도체 장치를 용이하게 제조하기에 적합하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
Claims (5)
- 고전압 소자 영역과 저전압 소자 영역을 갖는 기판을 마련하는 단계;상기 기판 상에 제1산화막을 형성하는 단계;상기 제1산화막을 갖는 기판에 피웰을 형성하는 단계;상기 제1산화막을 제거하는 단계;상기 기판 상에 제2산화막을 형성하는 단계;상기 기판의 제2산화막 상에 고전압 소자 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이온 마스크로 사용하는 이온 주입을 실시하여 상기 고전압 소자 영역의 기판에 불순물을 주입시키는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 기판에 문턱 전압 조절용 불순물을 주입시키는 단계;상기 제2산화막을 제거하는 단계; 및상기 기판 상에 게이트 전극 및 상기 게이트 전극과 인접하는 기판에 소스/드레인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1산화막과 제2산화막 각각은 300 내지 400Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 피웰은 이온 주입 및 1,000 내지 1,200℃의 온도에서 120 내지 180분 동안 드라인브인을 실시함으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 고전압 소자 영역의 기판에 주입하는 불순물은 11B+ 이고, 30 내지 50KeV의 에너지로 1E10 내지 1E14 atoms/cm2의 도즈량을 갖도록 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 문턱 전압 조절용 불순물은 11B+ 이고, 30 내지 50KeV의 에너지로 1E10 내지 1E14 atoms/cm2의 도즈량을 갖도록 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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