KR100531424B1 - 반도체 패키지용 서브스트레이트 - Google Patents

Abstract

본 발명은 반도체 패키지용 서브스트레이트에 관한 것으로서, 열팽창률이 차이가 나는 복수개의 세라믹 물질로 이루어진 서브스트레이트를 사용하여 반도체 패키지를 제조함으로써, 반도체 칩과 마더보드가 서브스트레이트에 보다 잘 정합되도록 하여 반도체 패키지의 제조 신뢰성을 향상하기 위한 것이다.

이를 위해, 본 발명은 서로 다른 값의 열팽창률을 갖는 복수개의 세라믹시트가 적층되어 구성되되, 반도체 칩에 정합되는 부위는 상기 반도체 칩의 열팽창률에 대응되는 낮은 열팽창률을 갖는 세라믹시트로 이루어지고, 마더보드(PCB)와 정합되는 부위는 상기 마더보드의 열팽창률에 대응되는 높은 열팽창률을 갖는 세라믹시트로 이루어짐을 특징으로 하는 반도체 패키지용 서브스트레이트를 제공한다.

Description

반도체 패키지용 서브스트레이트{substrate for semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 서로 다른 열팽창률을 갖는 복수개의 세라믹 물질로 형성된 그린시트로 이루어진 서브스트레이트에 관한 것이다.

이하, 종래 기술에 따른 서브스트레이트가 사용된 반도체 패키지에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래 기술에 따른 서브스트레이트가 사용된 반도체 패키지를 나타낸 단면도이고, 도 2는 종래 기술에 따른 서브스트레이트의 휨현상을 개략적으로 나타낸 단면도이다.

도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 패키지는 다수의 회로패턴(12)이 인쇄된 세라믹 재질의 시트(11)가 적층되어 형성된 서브스트레이트(10)와, 상기 서브스트레이트(10)의 상면 위의 패드(20) 상에 범프(30)에 의해 정합된 반도체 칩(40)과, 상기 서브스트레이트(10)의 수직방향으로 형성되어 회로패턴(12)을 통해 전송되는 반도체 칩(40)의 신호를 서브스트레이트(10)에 전달하는 통로 역할을 하는 비아홀(14)과, 상기 서브스트레이트(10)의 저면에 부착되어 외부 전극 리드로써 사용되는 다수개의 솔더볼(50)로 구성된다.

여기서, 상기 서브스트레이트(10)는 복수개의 세라믹시트(11)가 적층되어 형성되고, 상기 세라믹시트(11)는 열팽창률의 값이 낮은 세라믹 물질로 형성된다.

상기 열팽창률의 값이 낮은 세라믹 물질로 형성된 세라믹시트(11)가 층을 이루어 구성된 서브스트레이트(10)는 반도체 칩(40)과는 비교적 잘 정합되지만, 마더보드(미도시)와는 잘 정합이 되지 않아 이로 구성된 반도체 패키지의 제조 신뢰성이 저하되는 문제점이 있었다.

즉, 상기 세라믹시트(11)와 상기 반도체 칩(40)은 양측 모두 열팽창률이 낮기 때문에 고온의 환경에서 늘어나는 정도가 유사하여 상기 세라믹시트(11)와 반도체 칩(40)을 연결하는 범프(30)가 떨어질 염려가 없으나, 도 2에 도시된 바와 같이 상기 마더보드(60)는 상기 세라믹 시트(11)와 달리 열팽창률이 높기 때문에 늘어나는 정도 또한 차이가 많이 나게 되어 어느 한쪽에서 솔더볼(50)이 떨어져 이로 구성된 반도체 패키지에 치명적인 손상이 생기게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 칩과 정합되는 상면 부위는 열팽창률의 값이 낮은 세라믹 물질로 형성하고, 마더보드와 정합되는 저면 부위는 열팽창률의 값이 높은 세라믹 물질로 형성한 서브스트레이트를 이용하여 반도체 패키지를 제조함으로써, 반도체 칩과 마더보드와의 정합이 모두 원활하게 이루어지도록 한 서브스트레이트를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 서로 다른 값의 열팽창률을 갖는 복수개의 세라믹시트가 적층되어 구성되되, 반도체 칩에 정합되는 부위는 상기 반도체 칩의 열팽창률에 대응되는 낮은 열팽창률을 갖는 세라믹시트로 이루어지고, 마더보드(PCB)와 정합되는 부위는 상기 마더보드의 열팽창률에 대응되는 높은 열팽창률을 갖는 세라믹시트로 이루어짐을 특징으로 하는 반도체 패키지용 서브스트레이트를 제공한다.상기 반도체 패키지용 서브스트레이트는 상기 반도체 칩에 정합되는 세라믹시트와 상기 마더보드에 정합되는 세라믹시트 사이에 구비되고, 상기 두 세라믹시트의 열팽창률에 대한 중간 값의 열팽창률을 갖는 세라믹시트를 더 포함하여 이루어질 수 있다.

이하, 본 발명에 대한 바람직한 실시예들을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명의 제1실시예에 따른 서브스트레이트가 사용된 반도체 패키지를 나타낸 단면도이다.

도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 패키지는 다수의 회로패턴(112)이 인쇄된 세라믹 재질의 시트(110a,110b)가 적층되어 형성된 서브스트레이트(110)와, 상기 서브스트레이트(110)의 상면 위 패드(120) 상에 범프(130)에 의해 정합된 반도체 칩(140)과, 상기 서브스트레이트(110)의 수직방향으로 형성되어 회로패턴(112)을 통해 전송되는 반도체 칩(140)의 신호를 서브스트레이트(110)에 전달하는 통로 역할을 하는 비아홀(114)과, 상기 서브스트레이트(110)의 저면에 부착되어 외부 전극 리드로써 사용되는 다수개의 솔더볼(150)로 구성된다.

여기서, 상기 반도체 칩(140)과 정합되는 서브스트레이트(110)의 최상면 중앙부위는 열팽창률의 값이 낮은 제1세라믹시트(110a)로 형성되고, 상기 제1세라믹시트(110a)를 제외한 나머지 서브스트레이트(110) 부위는 모두 열팽창률의 값이 높은 제2세라믹시트(110b)로 이루어진다.

상기와 같이 구성된 본 발명의 제1실시예에 따른 서브스트레이트의 제조 공정을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 4는 본 발명의 제1실시예에 따른 서브스트레이트를 개략적으로 나타낸 단면도이다.

우선, LTCC(Low Temperature Co-fired Ceramic)의 공정 과정에서, 상기 서브스트레이트(110)를 구성하는 각 세라믹시트(110a,110b) 제조시, 낮은 값의 열팽창률을 갖는 제1세라믹시트(110a)를 반도체 칩(140)과 정합되는 크기만큼 커팅하여 제조하고, 상기 제1세라믹시트(110a)가 접합되는 높은 값의 열팽창률을 갖는 세라믹 물질로 형성된 제2세라믹시트(110b)를 커팅하여 제조하는데 이 때, 상기 제2세라믹시트(110b)의 최상층 시트의 중앙부위에는 상기 제1세라믹시트(110b)가 접합되는 공간이 형성된다.

그리고, 상기 제1세라믹시트(110a)와 제2세라믹시트(110b)가 반도체 패키지의 크기에 맞게 제조된 후에, 상기 제1세라믹시트(110a)와 제2세라믹시트(110b)에 비아홀(114)을 형성하는 공정 등 이후 공정을 실시한다.

상기와 같이 제1세라믹시트(110a)와 제2세라믹시트(110b)의 개별적인 공정을 마친 후, 상기 제2세라믹시트(110b)에 상기 제1세라믹시트(110a)를 접합하고 라미네이션공정과 소성공정을 수행하여 서브스트레이트(110)를 완성한다.

상술한 바와 같이, 반도체 칩(140)은 열팽창률의 값이 낮은 제1세라믹시트(110a)에 범프(130)를 통해 정합하고, 상기 마더보드(미도시)는 열팽창률의 값이 높은 제2세라믹시트(110b)에 솔더볼(150)을 통해 정합하여, 정합된 양측에서 열팽창에 의한 휨정도를 동일하게 하므로 상기 범프(130)와 솔더볼(150)이 끊어지는 현상을 방지함으로써, 이로 구성된 반도체 패키지의 제조 신뢰성이 향상된다.

한편, 도 5는 본 발명의 제2실시예에 따른 서브스트레이트가 사용된 반도체 패키지를 나타낸 단면도로써, 본 발명의 제2실시예에 따른 반도체 패키지는 상기 제1실시예와 유사하게 다수의 회로패턴(212)이 인쇄된 세라믹 재질의 시트(210a,210b,210c)가 적층되어 형성된 서브스트레이트(210)와, 상기 서브스트레이트(210)의 상면 위 패드(220) 상에 범프(230)를 통해 정합된 반도체 칩(240)과, 상기 서브스트레이트(210)의 수직방향으로 형성되어 회로패턴(212)을 통해 전송되는 반도체 칩(240)의 신호를 서브스트레이트(210)에 전달하는 통로 역할을 하는 비아홀(214)과, 상기 서브스트레이트(210)의 저면에 부착되어 외부 전극 리드로써 사용되는 다수개의 솔더볼(250)로 구성된다.

그러나, 본 발명의 제2실시예에 따른 반도체 패키지에서 서브스트레이트(210)는 상기 반도체 칩(240)과 정합되는 최상면 중앙부위는 열팽창률의 값이 낮은 제1세라믹시트(210a)로 형성되고, 상기 제1세라믹시트(210a)를 제외한 나머지 서브스트레이트(210) 부위는 모두 열팽창률의 값이 높은 제2세라믹시트(210b)로 이루어지되, 상기 제1세라믹시트(210a)와 상기 제2세라믹시트(210b) 사이에 상기 제1세라믹시트(210a)와 제2세라믹시트(210b)의 열팽창률에 대한 중간 값의 열팽창률을 갖는 제3세라믹시트(210c)가 구비된다.

즉, 상기 제3세라믹시트(210c)가 상기 제1세라믹시트(210a)와 제2세라믹시트(210b)의 경계에 삽입되어 완충지대를 형성하게 된다.

상기와 같이 구성된 본 발명의 제2실시예에 따른 서브스트레이트의 제조 공정을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 6은 본 발명의 제2실시예에 따른 서브스트레이트를 개략적으로 나타낸 단면도이다.

본 발명의 제2실시예에 따른 서브스트레이트(210) 역시 상기 제1실시예의 서브스트레이트(110)와 유사한 과정으로 제조되되, 상기 제1실시예와 달리 제3세라믹시트(210c) 제조 과정이 더 포함된다.

즉, 각 그린시트(210a,210b,210c) 제조시 제1세라믹시트(210a)를 반도체 칩(240)과 정합되는 크기만큼 커팅하여 제조하고, 제3세라믹시트(210c)를 제조하는데 이 때, 상기 제3세라믹시트(210c)의 최상층 중앙부위에는 상기 제1세라믹시트(210a)가 삽입 접합되는 공간이 형성된다.

그리고, 제2세라믹시트(210b)를 제조하는데 이 때, 상기 제2세라믹시트(210b)의 중앙부위에는 상기 제3세라믹시트(210c)가 삽입 접합되는 공간이 형성된다.

이 후, 상기 각 그린시트(210a,210b,210c)에 비아홀(214)을 형성하는 공정 등이 실시되고, 각 그린시트(210a,210b,210c)를 접합한 뒤, 라미네이션 공정과 소정공정을 수행하여 서브스트레이트(210)를 완성한다.

상술한 바와 같이, 본 발명은 열팽창률의 값이 차이 나는 세라믹 물질로 형성된 서브스트레이트를 사용하여 반도체 칩과 마더보드의 정합효율을 높임으로써, 이를 포함하여 구성된 반도체 패키지의 제조 신뢰성을 향상시키는 효과가 있다.

도 1은 종래 기술에 따른 서브스트레이트가 사용된 반도체 패키지를 나타낸 단면도

도 2는 종래 기술에 따른 서브스트레이트의 휨현상을 개략적으로 나타낸 단면도

도 3은 본 발명의 제1실시예에 따른 서브스트레이트가 사용된 반도체 패키지를 나타낸 단면도

도 4는 본 발명의 제1실시예에 따른 서브스트레이트를 개략적으로 나타낸 단면도

도 5는 본 발명의 제2실시예에 따른 서브스트레이트가 사용된 반도체 패키지를 나타낸 단면도

도 6은 본 발명의 제2실시예에 따른 서브스트레이트를 개략적으로 나타낸 단면도

* 도면의 주요부분에 대한 부호의 설명 *

110:시트 110a:제1세라믹시트

110b:제2세라믹시트 112:회로패턴

114:비어홀 120:패드

130:범프 140:반도체 칩

150:솔더볼

Claims (3)

1. 서로 다른 값의 열팽창률을 갖는 복수개의 세라믹시트가 적층되어 구성되되,

   반도체 칩에 정합되는 부위는 상기 반도체 칩의 열팽창률에 대응되는 낮은 열팽창률을 갖는 세라믹시트로 이루어지고, 마더보드(PCB)와 정합되는 부위는 상기 마더보드의 열팽창률에 대응되는 높은 열팽창률을 갖는 세라믹시트로 이루어짐을 특징으로 하는 반도체 패키지용 서브스트레이트.
2. 삭제
3. 제 1 항에 있어서,

   상기 반도체 칩에 정합되는 세라믹시트와 상기 마더보드에 정합되는 세라믹시트 사이에 구비되고, 상기 두 세라믹시트의 열팽창률에 대한 중간 값의 열팽창률을 갖는 세라믹시트를 더 포함하여 이루어짐을 특징으로 하는 반도체 패키지용 서브스트레이트.