KR100529677B1 - 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법 - Google Patents

듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법 Download PDF

Info

Publication number
KR100529677B1
KR100529677B1 KR10-2003-0101803A KR20030101803A KR100529677B1 KR 100529677 B1 KR100529677 B1 KR 100529677B1 KR 20030101803 A KR20030101803 A KR 20030101803A KR 100529677 B1 KR100529677 B1 KR 100529677B1
Authority
KR
South Korea
Prior art keywords
forming
trench
via hole
layer
polymer
Prior art date
Application number
KR10-2003-0101803A
Other languages
English (en)
Other versions
KR20050069588A (ko
Inventor
최용준
김홍래
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0101803A priority Critical patent/KR100529677B1/ko
Publication of KR20050069588A publication Critical patent/KR20050069588A/ko
Application granted granted Critical
Publication of KR100529677B1 publication Critical patent/KR100529677B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법은, 금속간 절연막을 관통하는 비아홀을 형성하여 배선하고자 하는 하부 금속막 상부의 식각 정지막 일부 표면을 노출시키는 단계; 상기 비아홀 내부가 채워지면서 상기 금속간 절연막을 덮는 폴리머를 형성하는 단계; 상기 폴리머 위에 반사 방지 코팅막을 형성하는 단계; 상기 반사 방지 코팅막 위에 트랜치 형성용 마스크막 패턴을 형성하는 단계; 상기 트랜치 형성용 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 반사 방지 코팅막, 폴리머 및 금속간 절연막의 노출 부분을 일정 깊이로 제거하여 트랜치를 형성하는 단계; 및 상기 마스크막 패턴, 반사 방지 코팅막 및 상기 비아홀 내의 폴리머를 제거하는 단계를 포함한다.

Description

듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법{Method for fabricating the via hole and trench for dual damascene interconnection}
본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로서, 보다 상세하게는 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법에 관한 것이다.
최근 전기적 특성이 알루미늄(Al)이나 텅스텐(W)보다 좋은 구리(Cu) 배선이 도입되면서, 구리에 대한 건식 식각의 어려움을 극복하기 위한 듀얼 다마신(dual damascene) 공정이 널리 사용되고 있다. 이 듀얼 다마신 공정에 따르면, 비아홀 및 트랜치를 먼저 형성한 후 비아홀 및 트랜치 내부를 구리막으로 채운 뒤에 평탄화 공정을 수행한다.
도 1은 종래의 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법의 일 예를 설명하기 위하여 나타내 보인 단면도이다. 그리고 도 2 및 도 3은 그 문제점들을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 하부 금속막(110) 위에 식각 정지막(110) 및 금속간 절연막(120)을 순차적으로 형성하고, 이어서 비아홀 형성용 마스크막 패턴을 이용한 식각 공정을 수행하여 비아홀(130)을 형성한다. 다음에 비아홀(130) 내부가 완전히 채워지도록 전면에 반사 방지 코팅(BARC; Bottom Anti-Reflective Coating)막(140)을 형성한다. 다음에 반사 방지 코팅막(140) 위에 트랜치 형성용 마스크막 패턴(150)을 형성한다. 그리고 트랜치 형성용 마스크막 패턴(150)을 식각 마스크로 한 식각 공정으로 반사 방지 코팅막(140) 및 금속간 절연막(120)의 노출 부분을 일정 깊이로 식각하여 트랜치(미도시)를 형성한다.
그런데 이와 같은 방법은, 도 2에 도시된 바와 같이, 비아홀(130)의 존재로 인하여 반사 방지 코팅막(140)의 상부 평탄도가 좋지 않으며, 이에 따라 후속의 포토리소그라피 공정에서의 미스얼라인 발생 등과 같은 문제가 발생된다. 또한 비아홀(130) 내에 보이드(160)가 만들어지는 경우가 있으며, 이 경우 도 3에 도시된 바와 같이, 트랜치(170) 형성을 위한 식각 공정을 수행하게 되면, 도면에서 참조 부호 "a"로 표시한 바와 같이 펜스(fence)가 형성되는 문제가 발생한다.
도 4는 상기와 같은 문제점을 극복하기 위한 종래의 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법의 다른 예를 설명하기 위하여 나타내 보인 플로우챠트이다. 그리고 도 5 내지 도 7은 도 4의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.
도 4를 참조하면, 먼저 도 5에 도시된 바와 같이 비아홀(130)을 형성한다(단계 410). 이 비아홀(130)은 금속간 절연막(220)을 관통하여 하부 금속막(200) 위의 식각 정지막(210)의 일부 표면을 노출시킨다. 다음에 비아홀(130) 내부를 완전히 채우도록 전면에 포토레지스트막(240)을 형성한다(단계 420). 다음에 도 6에 도시된 바와 같이, 포토레지스트막(240)에 대한 리세스(recess) 공정을 수행한다(단계 430). 다음에 도 7에 도시된 바와 같이, 백 사이드(back side) 클리닝 공정을 수행한 후에, 전면에 반사 방지 코팅막(250)을 형성한다(단계 440, 450). 그리고 반사 방지 코팅막(250) 위에 트랜치 형성용 마스크막 패턴(260)을 형성한다(단계 460). 이후 도면에 도시하지는 않았지만, 트랜치 형성용 마스크막 패턴(260)을 식각 마스크로 한 식각 공정으로 트랜치를 형성하고, 트랜치 형성용 마스크막 패턴(260) 및 반사 방지 코팅막(250)을 순차적으로 제거한 후에 비아홀(230) 내의 포토레지스트막(240)을 완전히 제거한다(단계 470, 480). 그리고 비아홀(230)에 의해 노출된 식각 정지막(210)의 노출 표면을 제거하면 듀얼 다마신 배선을 위한 비아홀 및 트랜치가 만들어진다.
그런데 이와 같은 종래의 방법을 수행하기 위해서는 많은 반도체 제조 장비를 번갈아 가면서 사용해야 한다는 번거로움이 수반된다. 즉 상기 단계 410 및 420은 포토리소그라피 장비에서 수행되어야 하고, 단계 430은 애셔(asher) 장비에서 수행되어야 하고, 단계 440은 클리닝 챔버에서 수행되어야 하며, 상기 단계 470, 480은 다시 포토리소그라피 장비에서 수행되어야 한다. 이로 인하여 공정 시간이 길어져서 효율성이 떨어지며 특히 애싱 공정에 따른 표면 거칠기가 증대되고 폴리머 잔존에 의한 결함도 생길 수 있다는 문제가 발생한다. 또한 반사 방지 코팅막(250)과 포토레지스트막(240)이 혼합되어 코팅 불량의 문제가 발생한다. 이는 두 물질이 모두 소수성(hydrophobic)을 가지고 있고 반사 방지 코팅막(250)의 용매(solvent)도 유기 용매이기 때문이다. 그 밖에 트랜치 형성을 위한 식각 공정시 비아홀(230)을 채우는 포토레지스트막(240)의 식각 저항 문제도 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 비아홀을 포토레지스트막으로 채움으로써 발생되던 종래의 문제점을 해결하기 위하여 폴리머를 희생막으로 사용하는 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법은, 금속간 절연막을 관통하는 비아홀을 형성하여 배선하고자 하는 하부 금속막 상부의 식각 정지막 일부 표면을 노출시키는 단계; 상기 비아홀 내부가 채워지면서 상기 금속간 절연막을 덮는 폴리머를 형성하는 단계; 상기 폴리머 위에 반사 방지 코팅막을 형성하는 단계; 상기 반사 방지 코팅막 위에 트랜치 형성용 마스크막 패턴을 형성하는 단계; 상기 트랜치 형성용 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 반사 방지 코팅막, 폴리머 및 금속간 절연막의 노출 부분을 일정 깊이로 제거하여 트랜치를 형성하는 단계; 및 상기 마스크막 패턴, 반사 방지 코팅막 및 상기 비아홀 내의 폴리머를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리머는 수용성 폴리머, 계면활성제 및 물을 포함하는 수용성 폴리머 용액을 사용하여 형성하는 것이 바람직하다. 이 경우 상기 수용성 폴리머는 아크릴산인 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 8은 본 발명에 따른 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법을 설명하기 위하여 나타내 보인 플로우챠트이다. 그리고 도 9 내지 도 13은 도 8의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.
도 8을 참조하면, 먼저 도 9에 도시된 바와 같이, 금속간 절연막(320)을 관통하는 비아홀(330)을 형성하여 배선하고자 하는 하부 금속막(300) 상부의 식각 정지막(310) 일부 표면을 노출시킨다(단계 810). 보다 구체적으로 설명하면, 하부 금속막(300) 상부에 식각 정지막(310)을, 예컨대 실리콘 질화막을 사용하여 형성한다. 그리고 식각 정지막(310) 위에 금속간 절연막(320)과, 비아홀 형성용 마스크막 패턴(미도시)을 순차적으로 형성한다. 다음에 이 비아홀 형성용 마스크막 패턴을 식각 마스크로 한 식각 공정으로 비아홀(330)을 형성한다. 비아홀(330)을 형성한 후에는 상기 비아홀 형성용 마스크막 패턴을 제거한다.
다음에 상기 비아홀(330) 내부가 채워지면서 금속간 절연막(320)을 덮는 폴리머(340)를 형성한다(단계 820). 상기 폴리머(340)는, 예컨대 아크릴산(acrylic acid)과 같은 수용성 폴리머, 계면활성제(sulfactant) 및 물을 포함하는 수용성 폴리머 용액을 사용하여 형성한다. 즉 상기 수용성 폴리머 용액을 코팅한 후에 통상의 베이킹(baking) 공정을 수행하면, 상기 비아홀(330) 내부는 수용성 폴리머(340)로 채워진다.
다음에 도 10에 도시된 바와 같이, 폴리머(340) 위에 반사 방지 코팅(BARC)막(350)을 형성한다(단계 830). 폴리머(340)와는 다르게 반사 방지 코팅막(330)은 소수성을 가지고 있으므로 코팅 불량이 일어나지 않는다. 다음에 반사 방지 코팅막(330) 위에 트랜치 형성용 마스크막 패턴(360)을, 예컨대 포토레지스트막 패턴으로 형성한다(단계 840).
다음에 도 11에 도시된 바와 같이, 트랜치 형성용 마스크막 패턴(360)을 식각 마스크로 한 식각 공정으로 반사 방지 코팅막(350), 폴리머(340) 및 금속간 절연막(320)의 노출 부분을 일정 깊이로 제거하여 트랜치(370)를 형성한다(단계 850). 이 트랜치(350)는 비아홀(330)보다 큰 폭을 갖는다. 상기 트랜치(370) 형성을 위한 식각 공정은 건식 식각법을 사용하는데, 폴리머(340)의 식각 저항이 작으므로 원활한 식각이 이루어진다.
다음에 도 12에 도시된 바와 같이, 애싱(ashing) 공정 및 클리닝 공정을 수행하여 마스크막 패턴(360) 및 반사 방지 코팅막(350)과, 비아홀(330) 내의 폴리머(340) 및 금속간 절연막(320) 위의 폴리머(340)를 제거한다(단계 860). 다음에 트랜치(370) 및 비아홀(330)에 의해 노출되는 식각 정지막(310)의 노출 부분을 제거하여 하부 금속막(300)의 일부를 노출시킨다..
이상의 설명에서와 같이, 본 발명에 따른 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법에 의하면, 하부의 식각 정지막을 보호하기 위하여 비아홀 내를 일시적으로 채우는 희생막으로서 포토레지스트막 대신에 수용성 폴리머를 사용하므로, 소수성인 반사 방지 코팅막이 수용성 폴리머 위에 보다 잘 코팅되며, 또한 수용성 폴리머의 낮은 식각 저항으로 인하여 트랜치 형성을 위한 식각 공정을 원활히 수행할 수 있다는 이점을 제공한다. 더욱이 이와 같은 일련의 과정을 하나의 장비, 즉 포토리소그라피 장비에서 수행할 수 있으므로 전체 공정을 간단하게 할 수 있다는 이점을 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 종래의 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법의 일 예를 설명하기 위하여 나타내 보인 단면도이다.
도 2 및 도 3은 도 1의 방법이 갖는 문제점들을 설명하기 위하여 나타내 보인 단면도들이다.
도 4는 종래의 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법의 다른 예를 설명하기 위하여 나타내 보인 플로우챠트이다.
도 5 내지 도 7은 도 4의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.
도 8은 본 발명에 따른 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법을 설명하기 위하여 나타내 보인 플로우챠트이다.
도 9 내지 도 12는 도 8의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (3)

  1. 금속간 절연막을 관통하는 비아홀을 형성하여 배선하고자 하는 하부 금속막 상부의 식각 정지막 일부 표면을 노출시키는 단계;
    상기 비아홀 내부가 채워지면서 상기 금속간 절연막을 덮는 폴리머를 형성하는 단계;
    상기 폴리머 위에 반사 방지 코팅막을 형성하는 단계;
    상기 반사 방지 코팅막 위에 트랜치 형성용 마스크막 패턴을 형성하는 단계;
    상기 트랜치 형성용 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 반사 방지 코팅막, 폴리머 및 금속간 절연막의 노출 부분을 일정 깊이로 제거하여 트랜치를 형성하는 단계; 및
    상기 마스크막 패턴, 반사 방지 코팅막 및 상기 비아홀 내의 폴리머를 제거하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법.
  2. 제 1항에 있어서,
    상기 폴리머는 수용성 폴리머, 계면활성제 및 물을 포함하는 수용성 폴리머 용액을 사용하여 형성하는 것을 특징으로 하는 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법.
  3. 제 2항에 있어서,
    상기 수용성 폴리머는 아크릴산인 것을 특징으로 하는 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법.
KR10-2003-0101803A 2003-12-31 2003-12-31 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법 KR100529677B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0101803A KR100529677B1 (ko) 2003-12-31 2003-12-31 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0101803A KR100529677B1 (ko) 2003-12-31 2003-12-31 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법

Publications (2)

Publication Number Publication Date
KR20050069588A KR20050069588A (ko) 2005-07-05
KR100529677B1 true KR100529677B1 (ko) 2005-11-17

Family

ID=37259972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0101803A KR100529677B1 (ko) 2003-12-31 2003-12-31 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법

Country Status (1)

Country Link
KR (1) KR100529677B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741924B1 (ko) 2006-05-25 2007-07-23 동부일렉트로닉스 주식회사 폴리머를 이용한 듀얼 다마신 공정

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741924B1 (ko) 2006-05-25 2007-07-23 동부일렉트로닉스 주식회사 폴리머를 이용한 듀얼 다마신 공정

Also Published As

Publication number Publication date
KR20050069588A (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
JP5562087B2 (ja) ビア構造とそれを形成するビアエッチングプロセス
CN107731739B (zh) 半导体结构的形成方法
US7037822B2 (en) Method of forming metal line in semiconductor device
JPH05267209A (ja) 集積回路におけるコンタクトビア製造方法
KR100529677B1 (ko) 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법
KR100529654B1 (ko) 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법
KR100640430B1 (ko) 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법
KR100529637B1 (ko) 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법
KR100545219B1 (ko) 듀얼 다마신 배선을 위한 비아홀 및 트랜치 형성 방법
KR100755126B1 (ko) 반도체소자의 구리배선 형성 방법
KR100545221B1 (ko) 반도체 소자의 듀얼 다마신 배선 형성 방법
KR100676609B1 (ko) 구리 금속 배선의 형성 방법 및 그에 의해 형성된 구리금속 배선을 포함하는 반도체 소자
KR100591175B1 (ko) 반도체 소자의 금속 배선의 층간 연결 구조의 제조 방법
CN113745152B (zh) 半导体结构及其形成方法
KR100591155B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100598246B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR101016855B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR100405934B1 (ko) 반도체 소자의 콘택홀 제조 방법
KR100393966B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR101084633B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR101180697B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100523655B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR101031480B1 (ko) 반도체소자의 콘택홀 형성방법
KR100596874B1 (ko) 반도체소자의 금속배선 형성방법
KR20050071029A (ko) 반도체 소자의 듀얼 다마신 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee