KR100529199B1 - 반도체 집적 장치 - Google Patents

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KR100529199B1
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나까다이라마사오
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

반도체 집적 장치는 전도층 (406) 및 층간 절연막 (405) 중의 어느 하나상에 형성된 제 1 절연막 (407), 2층 패드내에 있고 제 1 절연막 (407) 상에 형성되는 제 1 층 패드 (408), 제 1 절연막 (407) 및 2층 패드의 제 1 층 패드 (408) 상에 증착되는 제 3 절연막 (413), 2층 패드의 상부 및 하부 패드를 접속시키기 위해 배열되고 제 3 절연막 (413) 에 형성되는 전도 플러그 (411), 2층 패드내에 있고 제 3 절연막 (413) 상에 형성되는 제 2 층 패드 (401), 전도층 (406) 및 층간 절연막 (405) 중의 어느 하나상에 형성되고 제 1 절연막 (407) 보다 더 두꺼운 막 두께를 갖는 제 2 절연막 (409), 및 제 2 절연막 (409) 상에 형성된 단층 패드 (421) 를 구비한다. 단층 패드는 웨이퍼 시험시에 사용되고, 2층 패드의 제 2 층 패드는 와이어 본딩시에 사용된다.

Description

반도체 집적 장치{SEMICONDUCTOR INTEGRATED DEVICE}
본 발명은 반도체 집적 장치에 관한 것이다. 특히, 본 발명은 웨이퍼 테스트시에 패드 아래의 회로에 대한 손상 및 패드 아래의 회로에서의 크랙 (cracks) 의 발생율을 와이어 본딩 특성에 대한 손실없이 감소시키는 반도체 집적 장치에 관한 것이다.
최근에, 정보 전자 장비가 트랜지스터를 포함하는 반도체 집적 장치를 구비한다는 것이 널리 공지되어 있다. 도 1에 도시한 바와 같이, 반도체 집적 장치의 반도체 칩 (101) 은 트랜지스터를 포함하는 내부 회로 영역 (102), 및 반도체 칩 (101) 의 외면상의 I/O 버퍼 (103) 를 갖는다. I/O 버퍼 (103) 는 내부 회로 영역 (102) 및 외부 장치를 접속시키도록 구성된다. 반도체 칩 (101) 은 상호 접속 라인 (105) 에 의해 I/O 버퍼 (103) 에 접속되는 패드 (104) 를 더 갖는다. 특히, 반도체 칩 (101) 이 큰 사이즈인 경우에, 반도체 칩 (101) 은 다수의 I/O 버퍼 (103) 를 갖는다.
또한, 이러한 유형의 반도체 집적 장치에서, 반도체 집적 장치의 제조율은 칩이 점유하는 영역을 감소시킴으로써 개선된다는 것이 또한 공지되어 있다. 구체적으로는, 도 2에 도시한 바와 같이, 이러한 유형의 반도체 칩 (201) 에서, 칩이 점유하는 영역을 감소시키기 위해 패드 (204) 가 I/O 버퍼 (203) 에 배열된다.
또한, 2개-금속층 구조를 패드 (204) 의 구조로서 채용한다는 것이 공공연하게 공지되어 있다. 패드 (204) 는 복수의 전도 플러그에 의해 접속되는 2개 이상의 전도막 층을 갖는 상부 및 하부 측에서 다중층 구조를 갖는다. 상부 및 하부 측에 2개 이상의 층을 갖는 전도 패드가 예를 들어, 일본 특허 공개 공보 제 2001-358269 호에 기재되어 있다.
도 3a는 전술한 구조의 종래의 패드를 포함하는 I/O 버퍼 (300) 의 평면도를 나타낸다. 도 3b는 도 3a의 라인 I-I을 따라 취해진 횡단면도를 나타낸다.
종래의 I/O 버퍼 (300) 는 반도체 기판 (304) 및 반도체 기판 (304) 상에 형성된 반도체 장치 (312) 를 갖는다. 종래의 I/O 버퍼 (300) 는 복수의 층의 절연막 (305-1, 305-2 및 307) 및 복수의 층의 전도막 (306-1 및 306-2) 을 갖고, 이들 막은 반도체 장치 (312) 상에 형성된다.
또한, 종래의 I/O 버퍼 (300) 는 상부 층에서 전도 패드 (301), 하부 층에서 전도 패드 (308), 및 상부 및 하부 2개의 층에서 전도 패드 (301 및 308) 를 접속시키는 전도 플러그 (311) 를 구비하는 패드 (314) 를 갖는다. 또한, 종래의 I/O 버퍼 (300) 는 최상부 층에 배치된 절연막 (309) 을 갖는다.
여기서, 도 3a의 평면도에서, 전도 플러그 (311) 는 전도 패드 (301) 때문에 실제로는 볼 수 없지만, 설명의 편의를 위해 볼 수 있는 것 처럼 도시되어 있다. 또한, 전도막 (306-1 및 306-2) 또한 설명의 편의를 위해 볼 수 있는 것 처럼 도시되어 있다.
패드 (314) 에서, 하부 층의 전도 패드 (308) 가 층간 절연막 (307) 상에 형성되고, 또한, 상부층의 전도 패드 (301) 가 삽입된 층간 절연막 (309) 상에 형성된다. 내부 회로에 접속되는 상호 접속 라인 (308a) 은 하부층의 전도 패드 (308) 로부터 리드된다. 하부층의 전도 패드 (308) 및 상부층의 전도 패드 (301) 는 복수의 전도 플러그 (311) 에 의해 접속된다. 여기서, 전도 플러그 (311) 는 설계 표준에 의해 특정되는 최소 간격, 또는 거의 최소 간격으로 전도 패드의 전체 표면 상에 정방형 그리드 형태로 배열된다.
복수의 층에 전도 패드를 배열하고, 전도 플러그를 사용하여 전도 패드를 접속시키는 기술이 예를 들어, 일본 특허 공개 공보 제 2000-114309 호등에 공지되어 있다.
전술한 종래의 반도체 칩 (201) 에서, 웨이퍼 상태의 제조 프로세스가 완료된 이후에, 패드 (314) 는 시험을 위해 프로브 (probes) 로 검사된다. 또한, 반도체 칩 (201) 이 각 개별 칩으로 분리되고, 아일랜드의 패키지로 다이-본딩 (die-bonded) 된 이후에, 와이어가 패드 (314) 에 본딩된다. 프로빙 (probing) 은 상부로부터 경사지게 패드상에서 수행된다. 또한, 와이어 본딩시에, 초음파 진동이 툴 (tool) 에 인가된다.
그러나, 도 3a의 패드 구조에서, 크랙이 프로빙 또는 와이어 본딩 동안의 스트레스로 인해 패드 아래에서 발생하는 경향이 있다. 2개-금속층 구조를 갖는 이러한 패드 (314) 와의 웨이퍼 시험 및 와이어 본딩은 패드 아래에 배열된 전도막, 절연막, 및 회로 장치에 심각한 손상을 초래한다. 한편, 단일 금속층 구조가 손상을 피하기 위해 채용되는 경우에, 패드는 벗겨지려는 경향이 있다. 이것은 본딩 특성의 저하를 초래한다.
따라서, 본 발명의 목적은 회로가 패드 아래에 존재하는 레이아웃 구조 (이러한 레이아웃 구조는 "패드 아래의 회로 (Circuit Under Pad)" 라 칭하고, 이하, CUP로 약기한다) 에서 와이어 본딩 특성에 대한 손상없이 웨이퍼 시험시에 패드 아래의 회로에 대한 손상 및 패드 아래의 회로에서의 크랙의 발생율을 감소시킬 수 있는 반도체 집적 장치를 제공하는 것이다.
본 발명의 반도체 집적 장치는, 전도층 및 층간 절연막중의 어느 하나상에 형성된 제 1 절연막 및 제 2 절연막, 제 1 절연막상에 형성된 2층 패드중의 하부층 패드, 제 1 절연막 및 2층 패드중의 하부층 패드 모두상에 증착된 제 3 절연막, 2층 패드의 상부 및 하부 패드를 접속시키고 제 3 절연막에 형성되는 전도 플러그, 2층 패드내에 있고 제 3 절연막상에 형성되는 상부층 패드, 전도층 및 층간 절연막중의 어느 하나상에 형성되고 제 1 절연막의 막 두께 보다 더 두꺼운 막 두께를 갖는 제 2 절연막, 및 제 2 절연막상에 형성되는 단층 패드를 구비한다.
단층 패드는 본딩 와이어없이 본딩되고, 2층 패드의 제 2 패드는 본딩 와이어로 본딩된다.
이하, 본 발명을 예시적인 실시형태를 참조하여 설명한다. 당업자는 많은 대안의 실시형태가 본 발명의 취지를 사용하여 달성될 수 있고 본 발명이 설명하기 위해 예시한 실시형태에 한정되지 않는다는 것을 알 수 있을 것이다.
다음으로, 본 발명의 반도체 집적 장치의 실시형태를 도면을 참조하여 상세히 설명한다.
(제 1 실시형태)
도 4a는 본 발명의 제 1 실시형태에 따른 반도체 집적 장치의 패드 구조의 예를 나타내는 평면도이다. 도 4b는 Ⅱ-Ⅱ 라인을 따라 취해진, 도 4a에 도시된 본 발명의 제 1 실시형태에 따른 반도체 집적 장치의 패드 구조를 나타내는 횡단면도이다.
이러한 패드 구조에는 도 2에 도시된 칩과 유사하게, 내부 회로 영역 및 복수의 버퍼 영역을 갖는 반도체 칩이 제공된다는 것을 알 수 있다. 내부 회로 영역은 기능 블록으로 구성된 다수의 회로 소자를 포함한다. 입/출력 버퍼가 각각의 버퍼 영역에 제공된다. 도 4에 도시된 패드 구조가 각 버퍼 영역 상에 형성된다.
도 4a 및 4b를 참조하면, 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 는 반도체 기판 (404) 및 반도체 기판 (404) 상에 형성된 I/O 버퍼 회로 패턴 (412) 을 구비한다. 반도체 집적 장치 (400) 는 반도체 집적 장치 (400) 의 내부 회로에 모두 필요한, 복수의 층 (예를 들어, (n-1) 층, 여기서, n은 양의 정수) 의 금속 전도층 (406-1, 406-2, 및 406-3) 및 복수의 층의 절연막 (405-1, 405-2, 및 405-3) 을 더 구비한다.
또한, 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 는 금속 전도 패턴 (406-3) 상에서 막 두께 Xb를 갖는 제 1 절연막 (407) 및 막 두께 Xa를 갖는 제 2 절연막 (409) 을 갖는다. 또한, 반도체 집적 장치 (400) 는 내부 회로 패턴 및 패드를 접속시키는 전도 플러그 (410) 를 갖는다.
또한, 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 에서, 2층 패드 (414) 의 제 1 층 패드 (408) 는 n번째 금속 전도층을 사용하여 형성된다. 또한, 막 두께 Xc를 갖는 제 3 절연막 (413) 이 증착된다. 제 3 절연막 (413) 상에, 2층 패드 (414) 의 제 2 층 패드 (401) 가 형성된다. 이 때, 제 2 절연막 (409) 의 막 두께 Xa는 제 1 절연막 (407) 의 막 두께 Xb 보다 더 크게 이루어진다. 또한, 제 1 절연막 (407) 의 막 두께 Xb는 제 3 절연막 (413) 의 막 두께 Xc 보다 더 크게 이루어질 수 있다.
또한, 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 에서, 복수의 전도 플러그 (411) 가 패드 (401 및 408) 를 접속시키기 위해 형성되어 상부 패드 (401) 의 접착 강도를 증가시킨다.
본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 에서, 와이어 본딩이 반도체 집적 장치 (400) 상에서 수행될 때, 2층 패드 (414) 가 사용된다. 일반적으로, 전도 플러그는 플러그의 수가 최대화되도록 배열된다. 따라서, 플러그의 수를 최대화시키는 것은 상부 및 하부 2개 층의 전도 패드 사이의 접착 강도를 증가시켜서, 그것에 의해, 상부층의 전도 패드가 와이어 본딩 동안 벗겨지는 것을 방지할 수 있다.
또한, 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 에서, 단층 패드 (421) 가 (n+1)번째 금속 전도층에서 막 두께 Xa를 갖는 제 2 절연막 (409) 상에 형성된다. 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 에서, 프로빙이 반도체 집적 장치 (400) 의 웨이퍼 시험에서 수행될 때 단층 패드 (421) 가 사용된다.
2층 패드의 제 2 층 패드 (401), 단층 패드 (421), 및 패드 모두를 접속시키기 위한 상호 접속 라인 (431) 이 제조 단계의 수를 감소시키기 위해 (n+1)번째 금속 전도층에서 구성된다는 것을 알 수 있다.
전도 패드 (401 및 408) 는 주로 알루미늄, 구리등의 합금으로 형성된다. 또한, 전도 플러그 (410 및 411) 는 텅스텐과 같은 고융점 금속, 또는 주로 알루미늄, 구리의 합금, 또는 전도 패드 (401 및 408) 와 유사한 것으로 형성된다.
전도 패드 (401) 의 막 두께는 전도 패드의 재료가 알루미늄인 경우에 0.8 ㎛ ~ 1.2 ㎛인 것이 바람직하다. 한편, 전도 패드 (401) 의 재료가 구리인 경우에, 막 두께는 1.0 ㎛ ~ 2.0 ㎛인 것이 바람직하다.
전도 패드 (408) 의 막 두께는 전도 패드의 재료가 알루미늄인 경우에 0.5 ㎛ ~ 1.2 ㎛인 것이 바람직하다. 한편, 전도 패드 (408) 의 재료가 구리인 경우에, 막 두께는 전도 패드 (401) 의 막 두께와 동일하게, 즉, 1.0 ㎛ ~ 2.0 ㎛인 것이 바람직하다.
전도 패드 (408) 는 구리 상호 접속 라인을 제조하는 프로세스를 적절하게 선택함으로써 전도 패드 (401) 보다 더 얇은 막 두께로 형성될 수 있다.
층간 절연막 (405-1, 405-2, 405-3, 407, 409, 및 413) 은 플라즈마 CVD등으로 증착된 실리콘 산화막으로 형성된다. 반도체 칩의 전체 표면은 패드 (401 및 421) 상에서만 제거되는, 패시베이션 막 (432) 으로 커버된다. 층간 절연막 (405-2) 아래의 구조가 도 4b에 도시되지 않은 것을 알 수 있다.
각 층간 절연막 (405-1, 405-2, 또는 405-3) 의 막 두께는 0.5 ㎛ ~ 1.2 ㎛의 범위내에서 적절하게 설정될 수 있다. 제 2 절연막 (409) 은 그것의 막 두께 Xa가 대략 1.0 ㎛이도록 형성되고, 제 1 절연막 (407) 은 그것의 막 두께 Xb가 대략 0.5 ㎛이도록 형성된다. 따라서, 제 2 절연막 (409) 의 막 두께 Xa는 제 1 절연막 (407) 의 막 두께 Xb 보다 더 크게 이루어진다.
도 8은 절연막의 막 두께 및 탄성 계수 사이의 실험적으로 얻어진 관계를 나타낸다. 도 8에 따르면, 절연막이 더 두꺼워질 수록, 탄성 계수가 더 커진다. 따라서, 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 에서, 단층 패드 (421) 아래의 절연막의 막 두께 Xa는 2층 패드 (408) 아래의 절연막의 막 두께 Xb 보다 더 두껍게 설정된다.
또한, 실리콘 산화막 대신에 실리콘 질화막으로 구성된 절연막이 강도를 증가시키는데 효과적이다. 구체적으로는, 제 2 절연막 (409) 은 프로브로부터 프로브가 웨이퍼 시험시에 접촉하는 단일 금속층 패드 (421) 로 인가된 압력을 수용한다. 또한, 제 2 절연막 (409) 의 두께는 프로브에 의해 인가된 압력이 실험적으로 얻어진 데이터의 탄성 한계내일 수 있도록 선택될 수 있다.
다음으로, 이러한 반도체 집적 장치의 패드의 사용을 설명한다. 웨이퍼 시험시에, 단일 금속층 패드 (421) 가 사용된다. 와이어 본딩시에, 2개 금속층 구조 (414) 의 패드 (401) 가 사용된다. 웨이퍼 시험시에 단일 금속층 패드와 프로브를 접촉시키는 것은 시험 동안 패드 아래의 회로에 초래되는 손상을 감소시키는 반면, 와이어 본딩시에 2개 금속층 패드 (414) 를 사용하는 것은 증가한 강도를 갖는 와이어 본딩 특성을 보장할 수 있다.
다음으로, 본 발명의 제 2 실시형태에 따른 반도체 집적 장치를 도면을 참조하여 상세히 설명한다.
(제 2 실시형태)
도 5는 본 발명의 제 2 실시형태에 따른 반도체 집적 장치의 구성을 나타내는 평면도이다. 도 5를 참조하면, 본 발명의 제 2 실시형태에 따른 반도체 집적 장치 (500) 는 2층 패드 (501-1, 501-2, 및 501-3), 단층 패드 (521-1, 521-2, 및 521-3), 2층 패드 (501-1) 및 단층 패드 (521-1) 를 접속시키는 상호 접속 라인 (531-1), 2층 패드 (501-2) 및 단층 패드 (521-2) 를 접속시키는 상호 접속 라인 (531-2), 및 2층 패드 (501-3) 및 단층 패드 (521-3) 를 접속시키는 상호 접속 라인 (531-3) 을 구비한다. 본 발명의 제 2 실시형태에 따른 반도체 집적 장치 (500) 는 2층 패드 (501-1, 501-2, 및 501-3) 가 칩 경계 (510) 에 대하여 배열되고, 단층 패드 (521-1, 521-2, 및 521-3) 가 2층 패드 (501-1, 501-2, 및 501-3) 내부에 배열되는 구조를 갖는다. 상부를 제외한, 반도체 집적 장치 (500) 의 구조는 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 의 구조와 동일한다. 따라서, 상세한 설명은 생략한다.
다음으로, 본 발명의 제 3 실시형태에 따른 반도체 집적 장치를 도면을 참조하여 상세히 설명한다.
(제 3 실시형태)
도 6은 본 발명의 제 3 실시형태에 따른 반도체 집적 장치의 구조를 나타내는 평면도이다. 도 6을 참조하면, 본 발명의 제 3 실시형태를 따른 반도체 집적 장치는 2층 패드 (601-1, 601-2, 및 601-3), 단층 패드 (621-1, 621-2, 및 621-3), 2층 패드 (601-1) 및 단층 패드 (621-1) 를 접속시키는 상호 접속 라인 (631-1), 2층 패드 (601-2) 및 단층 패드 (621-2) 를 접속시키는 상호 접속 라인 (631-2), 및 2층 패드 (601-3) 및 단층 패드 (621-3) 를 접속시키는 상호 접속 라인 (631-3) 을 구비한다. 본 발명의 제 3 실시형태에 따른 반도체 집적 장치 (600) 는 단층 패드 (621-1, 621-2, 및 621-3) 가 칩 경계 (610) 에 대하여 배열되고, 2층 패드 (601-1, 601-2, 및 601-3) 가 단층 패드 (621-1, 621-2, 및 621-3) 내부에 배열되는 구조를 갖는다. 상부를 제외하고, 반도체 집적 장치 (600) 의 구조는 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 의 구조와 동일하다. 따라서, 상세한 설명은 생략한다.
다음으로, 본 발명의 제 4 실시형태에 따른 반도체 집적 장치를 도면을 참조하여 설명한다.
(제 4 실시형태)
도 7은 본 발명의 제 4 실시형태에 따른 반도체 집적 장치의 구조를 나타내는 평면도이다. 도 7을 참조하면, 본 발명의 제 4 실시형태에 따른 반도체 집적 장치 (700) 는 2층 패드 (701-1, 701-2, 및 701-3), 단층 패드 (721-1, 721-2, 및 721-3), 2층 패드 (701-1) 및 단층 패드 (721-1) 를 접속시키는 상호 접속 라인 (731-1), 2층 패드 (701-2) 및 단층 패드 (721-2) 를 접속시키는 상호 접속 라인 (731-2), 및 2층 패드 (701-3) 및 단층 패드 (721-3) 를 접속시키는 상호 접속 라인 (731-3) 을 구비한다.
본 발명의 제 4 실시형태에 따른 반도체 집적 장치 (700) 의 패드 레이아웃에서, 단층 패드 (721-1) 가 칩 경계 (710) 에 대하여 배열되고 2층 패드 (701-1) 가 단층 패드 (721-1) 내부에 배열되는 제 1 레이아웃 구조를 형성하는 2층 패드 (701-1) 및 단층 패드 (721-1) 가 배열된다. 또한, 2층 패드 (701-2) 가 칩 경계 (710) 에 대하여 배열되고 단층 패드 (721-2) 가 2층 패드 (701-2) 내부에 배열되는 제 2 레이아웃 구조를 형성하는 2층 패드 (701-2) 및 단층 패드 (721-2) 가 전술한 제 1 레이아웃 구조 다음에 배열된다. 이어서, 제 1 및 제 2 레이아웃은 2층 패드 및 단층 패드를 배열하기 위해 교대로 채용된다. 상부를 제외하고, 반도체 집적 장치 (700) 의 구조는 본 발명의 제 1 실시형태에 따른 반도체 집적 장치 (400) 의 구조와 동일한다. 따라서, 상세한 설명은 생략한다.
본 발명이 상기 실시형태에 한정되지 않고, 본 발명의 범위 및 사상으로부터 벗어나지 않고 변경 및 변화될 수 있다는 것이 명백하다.
이상, 본 발명은, 웨이퍼 시험시에 단일 금속층 패드 (421) 를 사용함으로써 시험 동안의 패드 아래의 회로 패턴에 대한 손상을 감소시키고, 와이어 본딩시에 2개 금속층의 패드 (401) 를 사용함으로써 종래의 패드와 동등한 본딩 특성을 보장할 수 있다.
도 1은 칩의 전체 구성을 나타내는 평면도.
도 2는 또 다른 칩의 전체 구성을 나타내는 평면도.
도 3A는 종래의 패드 구조의 예를 나타내는 평면도.
도 3b는 라인 I-I를 따라 취해진, 도 3A에 도시된 종래의 패드 구조를 나타내는 횡단면도.
도 4a는 본 발명의 제 1 실시형태에 따른 패드 구조의 예를 나타내는 평면도.
도 4b는 라인 II-II를 따라 취해진, 도 4a에 도시된 본 발명의 제 1 실시형태에 따른 패드 구조의 횡단면도.
도 5는 본 발명의 제 2 실시형태에 따른 패드 구조의 예를 나타내는 평면도.
도 6은 본 발명의 제 3 실시형태에 따른 패드 구조의 예를 나타내는 평면도.
도 7은 본 발명의 제 4 실시형태에 따른 패드 구조의 예를 나타내는 평면도.
도 8은 절연막의 막 두께 및 탄성 계수 사이의 관계를 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
101, 201 : 반도체 칩 102, 202 : 내부 회로 영역
103, 203, 300 : I/O 버퍼 104, 204 : 패드
105, 205 : 상호 접속 라인 301 : 상부층 전도 패드
308 : 하부층 전도 패드 305-1, 305-2, 307 : 절연막
306-1, 306-2 : 전도막 311 : 전도 플러그
401 : 제 2 층 패드 404 : 반도체 기판
405 : 층간 절연막 406 : 전도층
407 : 제 1 절연막 408 : 제 1 층 패드
409 : 제 2 절연막 410, 411 : 전도 플러그
412 : I/O 버퍼 회로 패턴 413 : 제 3 절연막
414 : 2층 패드 421 : 단층 패드
431 : 상호 접속 라인 432 : 패시베이션 막

Claims (14)

  1. 전도층 및 층간 절연막이 반도체 기판상에 형성되어 있는 반도체 집적 장치로서,
    상기 전도층 및 층간 절연막중의 어느 하나상에 형성되는 제 1 절연막;
    상기 제 1 절연막상에 형성된 하부층 패드, 및 상부층 패드를 갖는 2층 패드;
    상기 전도층 및 층간 절연막중의 어느 하나상에 형성되고, 상기 제 1 절연막의 두께 보다 더 두꺼운 막 두께를 갖는 제 2 절연막;
    상기 제 1 절연막 및 상기 2층 패드중의 하부층 패드상에 증착된 제 3 절연막;
    상기 2층 패드중의 상부층 패드 및 하부층 패드를 접속시키고, 상기 제 3 절연막에 형성되는 전도 플러그; 및
    상기 제 2 절연막상에 형성된 단층 패드를 구비하고;
    상기 2층 패드중의 상부층 패드는 상기 제 3 절연막상에 형성되고;
    상기 단층 패드는 본딩 와이어 없이 본딩되고, 상기 2층 패드의 상부층 패드가 본딩 와이어로 본딩되는 것을 특징으로 하는 반도체 집적 장치.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2, 및 제 3 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 집적 장치.
  3. 제 2 항에 있어서,
    상기 실리콘 산화막의 막 두께는 0.5 ㎛ ~ 1.0 ㎛인 것을 특징으로 하는 반도체 집적 장치.
  4. 제 1 항에 있어서,
    상기 제 1, 제 2, 및 제 3 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 집적 장치.
  5. 제 4 항에 있어서,
    상기 실리콘 질화막의 막 두께는 0.5 ㎛ ~ 1.0 ㎛인 것을 특징으로 하는 반도체 집적 장치.
  6. 제 1 항에 있어서,
    상기 단층 패드 및 2층 패드 아래의 회로 패턴을 더 포함하는 것을 특징으로 하는 반도체 집적 장치.
  7. 제 6 항에 있어서,
    상기 회로 패턴은 I/O 버퍼인 것을 특징으로 하는 반도체 집적 장치.
  8. 제 1 항에 있어서,
    상기 2층 패드는 상기 반도체 집적 장치의 칩 경계에 대하여 배열되고, 상기 단층 패드는 상기 2층 패드 내부에 배열되는 것을 특징으로 하는 반도체 집적 장치.
  9. 제 1 항에 있어서,
    상기 단층 패드는 상기 반도체 집적 장치의 칩 경계에 대하여 배열되고, 상기 2층 패드는 상기 단층 패드 내부에 배열되는 것을 특징으로 하는 반도체 집적 장치.
  10. 제 1 항에 있어서,
    상기 단층 패드는 칩 경계에 대하여 배열되고, 상기 2층 패드는 상기 단층 패드 내부에 배열되는 제 1 레이아웃 구조가 형성되고,
    상기 제 1 레이아웃 구조 다음에, 상기 2층 패드가 칩 경계에 대하여 배열되고, 상기 단층 패드가 상기 2층 패드 내부에 배열되는 제 2 레이아웃 구조가 형성되고,
    상기 제 1 및 제 2 레이아웃 구조는 상기 2층 패드 및 상기 단층 패드를 배열하기 위해 교대로 채용되는 것을 특징으로 하는 반도체 집적 장치.
  11. 반도체 칩;
    상기 반도체 칩에 제공되고, 기능 블록을 포함하는 내부 회로 영역;
    상기 내부 회로 영역을 둘러싸도록 제공되고, 각각이 입/출력 버퍼를 포함하는 복수의 버퍼 영역; 및
    상기 버퍼 영역중의 관련된 버퍼 영역 상부에 제공되는 복수의 패드 구조를 구비하며,
    상기 패드 구조 각각은,
    층간 절연층, 상기 층간 절연층상에 형성된 본딩 패드, 상기 본딩 패드로부터 이격하여 상기 층간 절연층상에 형성된 시험 패드, 상기 본딩 패드 및 상기 시험 패드를 서로 전기적으로 접속시키는 전도 라인, 상기 층간 절연층에 삽입된 중간 패드층, 상기 본딩 패드 및 상기 중간 패드층 사이에 샌드위치된 상기 층간 절연층의 일부분에 교대로 형성되어서 그들 사이에 전도 경로를 형성하는 적어도 하나의 제 1 전도 플러그, 및 상기 본딩 패드 및 상기 시험 패드를 커버하도록 형성되고, 상기 본딩 패드 및 상기 시험 패드의 일부분을 각각 노출시키는 제 1 및 제 2 개구를 갖는 패시베이션막을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 반도체 칩을 커버링하는 절연막, 상기 절연막 및 상기 층간 절연층 사이에 제공된 적어도 하나의 상호 접속층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 패드 구조는 상기 중간 패드층 및 상기 상호 접속 라인 사이의 상기 층간 절연층의 일부분에 교대로 형성되어서 그들 사이에 전도 경로를 형성하는 적어도 하나의 제 2 전도 플러그를 더 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 전도 플러그는 평면적으로 볼 때 상기 본딩 패드로부터 이격하여 제공되는 것을 특징으로 하는 반도체 장치.
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