KR100527583B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다수번의 박막 적층 및 사진식각공정에 의해 형성되는 반도체소자 제조시에 적층막의 안정적인 접착 및 공정 수행의 안정을 위하여 실시하는 WEE 공정을 금속배선 콘택 공정에서는 실시하지 않았으므로, 웨이퍼 에지 부분에서의 단차에 의한 보호막의 스트레스나 응력을 감소시켜 그에 따른 크랙이나 결함 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 금속배선 콘택을 위한 식각 마스크의 웨이퍼 에지 부분 제거를 실시하지 않아 에지 부분에서의 단차에 의한 크랙발생을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 축소노광장치와는 별도로 공정 상의 방법으로 위상반전마스크(phase shift mask)를 사용하거나, 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀 간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성하여야 한다.
또한 소자가 고집적화되어 감에 따라 적층되는 박막의 수도 증가되어 웨이퍼의 에지 부분에서 들뜸이나 떨어짐등의 불량이 발생되고 있어 이를 방지하기 위하여 웨이퍼 에지 부분의 박막을 적당한 폭으로 제거하여주기 위한 마스크 제거 공정인 웨이퍼 에지 노광(wafer edge exposure; 이하 WEE라 칭함) 공정을 여러차례 진행하게 된다.
상기의 WEE 공정은 하나의 소자를 완성하는 다수번의 식각 공정에서 여러차례 진행하게 되며, 각 단계에서의 마스크 제거 폭은 증착된 박막의 접착력이나 응력등에 따라 계산되어 결정되며, 감광막 노광시 에지 부분을 선택 노광시키는 방법으로 진행된다.
예를들어 소자분리시의 WEE 공정 폭은 5밀리가 적용되고, 게이트 패턴닝시에는 6밀리, 비트라인 콘택 마스크는 5.5밀리가 적용되는 식으로 다양한 폭으로 제거된다.
도 1은 종래 기술에 따른 반도체소자의 웨이퍼 에지 부분 단면도로서, 패턴부분(Ⅰ)과 에지부분(Ⅱ)을 구비하는 반도체기판(10)상에 소정의 하부 구조물 예를들어 소자분리산화막(도시되지 않음), 게이트전극 및 캐패시터 등을 형성한 후에 평탄화막(12)을 도포하고, 금속배선 콘택을 위한 감광막 패턴(도시되지 않음)을 형성한다. 이때 상기 에지 부분에 WEE 공정을 적용하여 일정 폭의 감광막 패턴을 제거하는 것이 바람직하다.
그다음 상기 감광막 패턴을 마스크로 고종횡부의 식각 공정인 금속배선 콘택홀 식각 공정을 진행하여 금속배선 콘택홀을 형성한다. 이때 패턴부분(Ⅰ)의 평탄화층(12)이나 층간절연막(도시되지 않음)들이 식각되는 동안 에지부분(Ⅱ)의 평탄화층(12)이나 층간절연막들도 함께 식각되어 고단차가 형성된다.
그후, 금속배선(14)을 형성하고, SOG 재질의 보호막(16)을 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 금속배선 콘택을 위한 감광막 패턴 공정에서 WEE 공정을 적용하게 되어 패턴부분과 에지부분 간에 고단차게 발생하고 이러한 단차에 의해 보호막인 SOG층이 심한 스트레스 및 응력을 받아 도 2에서와 같은 일정 부분이 갈라져 크랙(18)이 발생하게 되며, 표면이 깨지는 결함이 발생되기도하고, 후속 제2금속배선용 장벽금속층 증착 공정시에 아웃가싱에 의해 이러한 결함들이 떨어져나와 박편이 되어 오염을 일으키는 등의 문제점이 있다.
도 3은 박편이 떨어져 나간 지역(Ⅲ)의 SEM 사진이며, 도 4는 떨어진 박편(19)의 SEM 사진이다.
이러한 문제점들은 웨이퍼의 플레이트존의 레이져 마킹 지역에서 자주 발생되며, 이는 다른 지역에 비해 패턴 밀도나 균일도가 이지역에서 더 떨어지기 때문으로 예상된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고단차가 예상되는 금속배선 콘택 공정에서 WEE 공정을 진행하지 않아 단차 발생을 방지하여 보호막의 손상을 방지하고 금속 증착시의 결함 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법은, 박막 적층 및 사진식각공정을 복수번 수행하여 형성되는 반도체소자의 제조방법에 있어서, 반도체기판상에 소정의 하부 구조물을 형성하는 공정과,상기 하부 구조물의 전체 표면에 층간절연막을 형성하는 공정과, 상기 층간절연막상에 금속배선 형성을 위한 감광막 패턴을 형성하되, WEE 공정없이 형성하는 공정과,상기 감광막 패턴을 마스크로 콘택홀을 형성하는 공정과,상기 콘택홀을 통해 반도체 기판에 접속되는 금속배선과 보호막을 상기 층간절연막상에 형성하는 공정을 포함하는 것을 특징으로 한다.
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또한 본 발명의 다른 특징은, 반도체기판상에 소정의 하부 구조물을 형성하는 공정과,상기 구조의 전표면에 하부층간절연막을 형성하는 공정과,상기 구조에서 금속배선 콘택 형성을 위한 사진식각 공정에서 WEE 공정을 실시하지 않아 패턴부분과 에지부분간의 단차 발생을 방지하는 공정과,상기 제1금속배선과, 금속배선간 절연막을 순차적으로 형성하는 공정과, 상기 절연막 상에 장벽금속층을 형성하되, 50∼200℃ 에서 실시하는 공정과, 상기 구조의 전표면에 제2금속배선용 도전층을 형성하는 공정과,
상기 제2금속배선용 도전층과 장벽금속층을 식각하는 식각 공정을 실시하여 제2금속배선을 형성하여 박편 분리를 방지하는 공정을 포함하는 것을 특징으로 한다.
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또한 본 발명의 또 다른 특징은 상기 제2금속배선 형성을 위한 식각 공정을 이단계로 실시하되, 일단계에서 RF 파워를 100∼400W로 유지시키고, 이단계 식각에서는 50∼150W 를 유지시켜 실시하는 것에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 5는 본 발명의 제1실시예에 따른 반도체소자의 단면도이다.
먼저, 패턴부분(Ⅰ)과 에지부분(Ⅱ)을 구비하는 실리콘 웨이퍼등의 반도체기판(20)상에 소정의 하부구조물(미도시), 예를 들어 소자분리산화막과 게이트전극 및 소오스/드레인영역을 구비하는 MOSFET, 비트라인 및 캐패시터등을 순차적으로 형성하고 층간절연막(22)을 도포한다.
여기서 상기의 하부 구조물 형성을 위한 다양한 공정에서 WEE 공정을 일부 적용하였으나, WEE 공정을 실시하지 않은 일부 공정들에 의해 상기 패턴부분(Ⅰ)과 에지부분(Ⅱ)의 단차는 거의 발생되지 않는다.
그다음 금속배선 콘택홀 형성을 위한 사진식각 공정을 진행하여 금속배선 콘택홀(도시되지 않음)을 형성하고 금속배선(24)을 형성한 후, SOG 재질의 보호막(26)을 형성한다. 여기서 상기 콘택홀 형성공정에서 에지부분(Ⅱ)에서의 WEE 공정을 실시하지 않아 에지부분(Ⅱ)에서의 층간절연막(22)이나 그 하부 적층막들의 제거가 일어나지 않아 패턴부분(Ⅰ)과 에지부분(Ⅱ)간의 단차는 금속배선 두께 정도에 불과하여 보호막(26)에 가해지는 응력이나 스트레스가 감소된다. 이러한 효과는 패턴 밀도나 반복성등이 다른 부분에 비해 현저히 떨어지는 웨이퍼 플레이트존의 레이져마킹 지역에서 더욱 큰 효과를 나타낼수 있다.
도 6은 본 발명의 제2실시예에 따른 단면도로서, 제1금속배선 공정후의 예로서, 소정의 하부 구조물들이 형성되어있는 반도체기판(30)상에 하부 층간절연막(31)과, 제1금속배선(32)과 금속배선간 절연막(33) 및 제2금속배선용 장벽금속층(34)이 순차적으로 형성되어있다.
상기 하부 층간절연막(30)에 대한 제1금속배선 콘택 홀 형성 공정시 WEE 공정을 실시하지 않았으며, 상기 제1금속배선(32)과 금속배선간 절연막(33) 및 제2금속배선용 장벽금속층(34) 모두 WEE 공정을 실시하지 않아 패턴부분(Ⅰ)과 에지부분(Ⅱ)간에 단차가 발생하지 않은 상태이다.
또한 상기 제2금속배선용 장벽금속층(34)은 박편 발생을 방지하기 위하여 디가싱 온도인 250℃ 보다 낮은 50∼200℃ 정도에서 실시하고, 박편 분리를 가속 시키는 제2금속배선 에치 공정에서 RF 에치시의 RF 파워를 종래보다 10∼90% 감소시켜 이단계 식각 공정시의 일단계에서 RF 파워를 100∼400W로 유지시키고, 이단계 식각에서는 50∼150W 정도를 유지시켜 박편 분리를 방지한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 다수의 박막의 적층 및 사진식각공정에 의해 형성되는 반도체소자 제조시에 적층막의 안정적인 접착 및 공정 수행의 안정을 위하여 실시하는 WEE 공정을 금속배선 콘택 공정에서는 실시하지 않아 단차를 감소시키고, 후속 제2금속배선 공정에서의 증착 온도를 낮추어 디가싱을 방지하여 크랙의 박편분리를 방지하고, 박편분리를 가속하는 금속배선 에칭시의 RF 파워를 감소시켜 박편 분리가 일어나지 않도록하였으므로, 웨이퍼 에지 부분에서의 단차에 의한 보호막의 스트레스나 응력을 감소시켜 그에 따른 크랙이나 결함 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2는 종래 반도체소자에서 크랙이 발생된 상태의 SEM 사진.
도 3은 종래 반도체소자에서 결함이 떨어져 나간 부분의 SEM 사진.
도 4는 종래 반도체소자에서 떨어져 나온 박편의 SEM 사진.
도 5는 본 발명의 제1실시예에 따른 반도체소자의 단면도.
도 6은 본 발명의 제2실시예에 따른 반도체소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20, 30 : 반도체기판 12, 22, 31 : 층간절연막
14, 24, 32 : 금속배선 16, 26 : 보호막
18 : 크랙 19 : 결함
33 : 금속배선간 절연막 34 : 제2금속배선용 장벽금속층
Ⅰ: 패턴부분 Ⅱ: 에지부분
Ⅲ: 박편이 떨어져 나간 지역
Claims (3)
- 박막 적층 및 사진식각공정을 복수번 수행하여 형성되는 반도체소자의 제조방법에 있어서,반도체기판상에 소정의 하부 구조물을 형성하는 공정;상기 하부 구조물의 전체 표면에 층간절연막을 형성하는 공정;상기 층간절연막상에 금속배선 형성을 위한 감광막 패턴을 형성하되, WEE 공정없이 형성하는 공정;상기 감광막 패턴을 마스크로 콘택홀을 형성하는 공정; 및상기 콘택홀을 통해 반도체 기판에 접속되는 금속배선과 보호막을 상기 층간절연막상에 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 반도체기판상에 소정의 하부 구조물을 형성하는 공정;상기 구조의 전표면에 하부층간절연막을 형성하는 공정;상기 구조에서 금속배선 콘택 형성을 위한 사진식각 공정에서 WEE 공정을 실시하지 않아 패턴부분과 에지부분간의 단차 발생을 방지하는 공정;상기 제1금속배선과, 금속배선간 절연막을 순차적으로 형성하는 공정;상기 절연막 상에 장벽금속층을 형성하되, 50∼200℃ 에서 실시하는 공정;상기 구조의 전표면에 제2금속배선용 도전층을 형성하는 공정;상기 제2금속배선용 도전층과 장벽금속층을 식각하는 식각 공정을 실시하여 제2금속배선을 형성하여 박편 분리를 방지하는 공정을 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2금속배선 형성을 위한 식각 공정을 이단계로 실시하되, 일단계에서 RF 파워를 100∼400W로 유지시키고, 이단계 식각에서는 50∼150W 를 유지시켜 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR20040094033A (ko) | 2004-11-09 |
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