KR100483651B1 - 에어캐비티형 웨이퍼레벨 패키지 및 그 제조방법 - Google Patents

에어캐비티형 웨이퍼레벨 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 그 내부에 에어캐비티(Air Cavity)를 갖도록 구성된 에어캐비티형 웨이퍼레벨 패키지에 관한 것으로서, 본 발명은 고유의 소자특성을 갖는 칩(310)과; 칩의 상면에 각각 형성되어 외부신호의 입출력을 담당하는 내부전극(320)과; 칩과 동일 크기로 구성되며, 일측면에 내부공간이 형성되고, 내부공간의 둘레에 내부전극과 연결되어 외부와 전극 입출력 경로를 제공할 연결통로(Via Hole)가 형성되며, 내부공간이 칩의 상면을 향하게 접합되어 내부에 에어캐비티(Air Cavity)를 형성하는 구조체(330)와; 연결통로에 전도성 물질을 각각 채워 형성한 연결전극 (340)및; 연결전극과 각각 접속하도록 구조체의 상면에 각각 형성되는 외부전극(350)을 포함한다. 따라서, 본 발명은 칩과 동일한 크기로 제작됨으로 소형화, 박형화를 구현할 수 있다.

Description

에어캐비티형 웨이퍼레벨 패키지 및 그 제조방법{Air Cavity Wafer Level Package and method for manufacturing thereof}
본 발명은 웨이퍼레벨 패키지에 관한 것이며, 특히, 그 내부에 에어캐비티(Air Cavity)를 갖도록 구성된 에어캐비티형 웨이퍼레벨 패키지 및 그 제조방법에 관한 것이다.
통신용 부품의 패키지는 제품 특성상 내부 공간을 확보해야 하는 에어캐비티(Air Cavity)형태의 패키지로 구성된다. 이를 구현하기 위해 가장 흔하고 안정적으로 사용하는 재료가 세라믹이다. 그래서, 세라믹을 이용하여 에어캐비티형 패키지를 구성하는 데, 이러한 에어캐비티형 세라믹 패키지는 그 특성상 칩(Chip)의 패턴에 별도의 패시베이션 막(질화막 또는 산화막 등등)이 없으므로 외부로부터 수분등의 오염물이 침투할 경우 치명적인 고장발생의 원인이 된다. 따라서, 에어캐비티형 세라믹 패키지는 그 내부가 외부와 완전히 차단된 패키징(Hermetic Seal)을 구현하지 않으면 안된다.
이러한 맥락에서 최초의 에어캐비티형 패키지는 세라믹기판을 3 ~ 4층 적층하여 내부공간을 형성하고, 이러한 내부공간을 외부와 완전히 차단하기 위해 금속뚜껑을 웰딩 또는 솔더링하는 방법을 이용하였다.
도 1은 종래기술에 따른 에어캐비티형 세라믹 패키지의 구성관계를 도시한 개략도이다. 도 1에 도시된 바와 같이, 에어캐비티형 세라믹 패키지(100)는 3층의 세라믹 기판(101, 102, 108)과 2, 3층 사이에 내부전극(104)이 형성되도록 세라믹과 내부전극 소재를 동시에 소결하여 제조한다. 이 때, 내부에 칩(103)이 내장될 수 있는 공간을 갖도록 제조한다. 이런 공간을 갖도록 제조되면, 그 공간에 칩(103)을 내장한다.
그리고, 내부전극(104)과 칩(103)을 와이어(105)로 연결한다. 또한, 내부전극(104)을 세라믹 기판(101)의 하면에 형성된 외부전극(106)과 연결전극(107)으로 연결한다. 즉, 이렇게 하여 칩(103)이 외부전극(106)까지 연결하고, 제일 상부에 위치하는 세라믹 기판(108)의 상부에 금속링(109)과 금속뚜껑(110)을 배치한 후, 금속링(109)과 금속뚜껑(110)을 웰딩 또는 솔더링 접합한다. 이렇게 접합함으로써, 내부가 외부와 완전히 차단되는 종래의 에어캐비티형 세라믹 패키지(100)가 완성된다.
이후 통신기기의 소형화로 부품의 경박단소화가 필수적 요건이 되었고, 이에 따라 등장한 패키지가 도 2에 도시된 에어캐비티형 세라믹 패키지이다. 도 2는 종래기술에 따른 에어캐비티형 세라믹 패키지의 다른 구성관계를 도시한 개략도이다.
도 2에 도시된 바와 같이, 에어캐비티형 세라믹 패키지(200)는 상기 도 1에 도시된 패키지(100)에 적용하였던 와이어 접합방식에서 벗어나 웨이퍼 상태에서 내외부 전극을 연결할 수 있는 범프 볼(Bump Ball)을 형성하고, 웨이퍼를 적정 크기로 절단한 칩의 표면(범프 볼이 형성된 표면)이 하부를 향하게 역전시켜 접합하는 FDB(Face Down Bonding)형 패키지이다.
즉, 도 2의 에어캐비티형 세라믹 패키지(200)는 세라믹 기판(201)의 상면에 내부전극(202)을 형성하고, 이 내부전극(202)의 테두리 상면에 다른 세라믹 기판(203)을 배치하여 칩(204)이 내장될 수 있는 공간을 형성한다. 그리고, 내부전극(202)을 세라믹 기판(201)의 하면에 형성된 외부전극(206)과 연결전극(207)으로 연결한다. 또한, 범프 볼(205)이 형성된 칩(204)을 범프 볼(205)이 하부를 향하게 역전시킨 상태로 내부전극(202)에 열압착방식으로 접합하여, 칩(204)을 외부전극(206)까지 연결한다. 그리고, 세라믹 기판(203)의 상면에 도금층(208)을 형성하고, 이 도금층(208)의 상면에 금속뚜껑(209)을 배치한 후, 도금층(208)과 금속뚜껑(209)을 솔더링하여 접합한다. 이렇게 솔더링 접합함으로써, 내부가 외부와 완전히 차단되는 에어캐비티형 세라믹 패키지(200)가 완성된다.
상기와 같이 구성되는 에어캐비티형 세라믹 패키지(200)는 범프 볼(205)을 이용하기 때문에 도 1에 도시된 에어캐비티형 세라믹 패키지(100)의 와이어 접합에 이용되던 면적만큼을 줄일 수 있어 소형화 및 경박화가 가능하다.
그러나, 상기 에어캐비티형 세라믹 패키지(100, 200)는 그 내부에 공간을 형성하기 위해 세라믹 기판(102, 108, 203)을 적층하여 소결하여야 하고, 그로 인해 기판의 두께에 해당하는 외벽두께 만큼의 크기를 줄일 수 없는 한계에 봉착하게 된다.
그리고, FDB 공법을 이용한 에어캐비티형 세라믹 패키지(200)는 소형화 및 경박화를 이루었으나, 범프 볼(205)로 사용할 수 있는 재료가 한정되어 제품단가가 올라가는 단점이 있다. 즉, 범프 볼(205)의 재료로 가장 흔히 사용할 수 있는 솔더종류를 사용하거나 페이스트 종류를 사용하고 싶어도 플럭스 등의 오염에 의해 제품의 특성이 변하게 되어 사용할 수 없게 되는 등 사용재료에 여러 가지 제약조건이 있다.
또한, 종래의 에어캐비티형 세라믹 패키지(100, 200)는 외부공간과의 완벽한 차폐를 위해 별도의 금속링과 금속 뚜껑이 필요하다. 그러나, 이러한 금속 뚜껑은 제품 원재료비의 20% 이상을 차지하는 등 고가인데다 실장하는 공정이 매우 까다로워 이를 개선하는 방향으로 연구개발이 꾸준하게 진행되어 오고 있는 실정이다.
따라서, 본 발명은 앞서 설명한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 칩과 동일한 크기로 제작함으로써 소형화, 박형화를 구현할 수 있는 에어캐비티형 웨이퍼레벨 패키지를 제공하는 데 그 목적이 있다.
또한, 본 발명은 웨이퍼레벨 상태에서 에어캐비티를 구성함으로써 그 응용범위를 확대하고 공정을 보다 단순화할 수 있는 에어캐비티형 웨이퍼레벨 패키지의 제조방법을 제공하는 데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 에어캐비티형 웨이퍼레벨 패키지는, 고유의 소자특성을 갖는 칩과; 상기 칩의 상면에 각각 형성되어 외부신호의 입출력을 담당하는 내부전극과; 상기 칩과 동일 크기로 구성되며, 일측면에 내부공간이 형성되고, 상기 내부공간의 둘레에 상기 내부전극과 연결되어 외부와 전극 입출력 경로를 제공할 연결통로(Via Hole)가 형성되며, 상기 내부공간이 상기 칩의 상면을 향하게 접합되어 내부에 에어캐비티(Air Cavity)를 형성하는 구조체와; 상기 연결통로에 전도성 물질을 각각 채워 형성한 연결전극 및; 상기 연결전극과 각각 접속하도록 상기 구조체의 상면에 각각 형성되는 외부전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 에어캐비티형 웨이퍼레벨 패키지의 제조방법은, 상기 칩의 내부전극에 각각 대응하는 연결통로와 상기 칩 각각에 대해 1개씩의 내부공간을 갖는 구조물을 형성하는 구조물 형성단계와, 상기 구조물의 내부공간이 상기 웨이퍼의 칩 표면을 향하게 상기 웨이퍼와 상기 구조물을 서로 접합하여 상기 칩 각각에 대해 1개씩의 에어캐비티를 갖도록 하는 접합단계와, 상기 구조물의 연결통로에 전도성 물질을 채워 연결전극을 형성하고 상기 연결전극의 표면에 외부전극을 형성하는 전극형성단계 및, 상기 웨이퍼와 상기 구조물을 상기 칩의 크기에 맞게 절단하는 절단단계를 포함하는 것을 특징으로 한다.
웨이퍼레벨 패키지(Wafer Level Package)는 다수개의 칩들이 장착되어 있는 웨이퍼 상태에서 다이 본딩, 와이어 본딩, 몰딩, 트리밍, 마킹 등 일련의 조립공정을 마친 후 이를 절단해 제작한 제품을 의미한다. 본 발명은 이러한 웨이퍼레벨 패키지의 내부에 에어캐비티를 갖도록 구성한 것이다.
아래에서, 본 발명에 따른 에어캐비티형 웨이퍼레벨 패키지 및 그 제조방법의 양호한 실시예를 첨부한 도면을 참조로 하여 상세히 설명하겠다.
도 3은 본 발명의 한 실시 예에 따른 에어캐비티형 웨이퍼레벨 패키지의 구성관계를 도시한 사시도이다. 도 3에 도시된 바와 같이, 본 발명의 에어캐비티형 웨이퍼레벨 패키지(300)는 칩(310)과 동일한 크기로 실장되도록 구성된 것으로서, 칩(310)과 접하는 바로 상단부에 에어캐비티를 형성할 수 있는 구조체(330)를 접합하여 구성한 것이다. 더 구체적으로 살펴보면, 본 발명의 패키지(300)는 고유의 소자특성을 갖는 칩(310)과, 이러한 칩(310)의 상면에 각각 형성되어 외부신호의 입출력을 담당하는 내부전극(320)과, 이러한 내부전극(320)과 연결되어 외부와 전극 입출력 경로를 제공할 연결통로(Via Hole)가 형성되고 에어캐비티를 형성할 공간을 갖도록 구성되어 칩(310)의 상면에 대응하여 부착되어 내부에 에어캐비티를 형성하는 구조체(330)와, 이러한 구조체(330)의 연결통로에 채워지는 연결전극(340) 및, 상기 연결전극(340)과 각각 접속하도록 상기 구조체(330)의 상면에 각각 형성되어 는 외부전극(350)으로 구성된다.
본 발명의 칩(310)은 고유의 소자특성을 갖는 것으로서, 통상 직사각형 또는 정사각형 형태를 갖는다. 이러한 칩(310)의 상면에는 외부신호의 입출력을 담당하는 내부전극(320)이 다수개 형성된다.
그리고, 본 발명의 구조체(330)는 칩(310)과 동일한 면적 크기를 갖도록 구성되는 것으로서, 포토리소그래픽(Photolithography) 공정 등을 이용하여 원하는 형태로 제작할 수 있는 재료를 사용한다. 본 발명의 구조체(330)는 일반적으로 반도체 공정에 많이 사용하는 실리콘 단결정 기판 혹은 글래스(Glass)를 사용하는 것이 바람직하다. 이러한 재료로 제작되는 구조체(330)에는 에어캐비티를 형성할 공간을 갖도록 하부에서 일정높이까지 내부공간(331)이 형성되어 있고, 이러한 내부공간(331)의 테두리 부위에는 내부전극(320)과 연결되어 외부와 전극 입출력 경로를 제공하는 연결통로가 가공되어 있다. 이 때, 연결통로는 내부전극(320)과 대응하는 위치에 각각 형성된다.
이러한 형상을 갖는 구조체(330)를 형성하는 방법으로는 크게 화학적인 방법과 물리적이 방법이 있다. 화학적인 방법은 선택적으로 원하는 부분을 식각하는 방법이고, 물리적인 방법은 가공을 필요로 하는 영역의 보호막을 제거한 후 구조체(330)보다 경도가 높은 입자(예를 들어, 실리카 등)를 고속으로 부딪히게 하여 파내는 형태(샌드 블러스터 ; Sand Bluster)의 가공법이 있다.
이렇게 구성된 구조체(330)는 내부공간(320)이 칩(310)의 상면을 향하고 연결통로가 내부전극(320)과 서로 연결되도록 배치되어 칩(310)의 상면에 접합된다. 그로 인해, 칩(310)과 구조체(330)의 사이에는 외부와 완전히 차단되는 에어캐비티가 형성된다.
상기 칩(310)과 구조체(330)는 접착제(360)에 의해 접합되는데, 이러한 접착제(360)로는 열경화성 재료를 사용하면 된다. 예를 들어, 접착제(360)는 에폭시, 폴리이미드 등의 폴리머 재료와, 글래스 프릿(Glass Frit) 등의 무기질 재료를 사용하는 것이 바람직하다.
그리고, 연결전극(340)은 연결통로에 전도성 물질을 채워 내부전극(320)과 외부전극(350)을 서로 연결하는 것으로서, 그 형성방법은 두 가지 방법이 있다. 첫 번째 방법은 도금법을 이용하는 것으로, 이러한 도금법을 이용할 경우에는 주로 니켈(Ni)과 구리(Cu), 금(Au)이 사용된다. 두 번째 방법은 스크린 프린팅법을 이용하는 것으로서, 이러한 스크린 프린팅법을 이용할 경우에는 전도성 페이스트(Conductive Paste)가 사용된다. 전도성 페이스트에는 실버 페이스트 또는 전도성 에폭시 페이스트가 주로 사용된다. 상기 방법을 이용할 경우, 본 발명의 연결전극(340)과 외부전극(350)은 일련의 공정으로 형성된다. 즉, 본 발명은 연결전극(340)과 외부전극(350)이 일체로 형성하거나, 개별적으로 형성할 수도 있다.
아래에서는, 상기와 같이 구성되는 본 발명의 에어캐비티형 웨이퍼레벨 패키지의 제조방법에 대해 상세히 설명하겠다.
도 4a는 도 3에 도시된 에어캐비티형 웨이퍼레벨 패키지를 구성하는 데 사용되는 웨이퍼의 평면도이며, 도 4b는 도 4a에 도시된 에어캐비티형 웨이퍼레벨 패키지의 A 부분을 확대한 확대도이다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명은 일정 간격을 두고 다수개의 칩(310)이 장착되어 있는 웨이퍼(30)를 사용하는데, 이러한 웨이퍼(30)의 일측에는 전기 도금법을 이용하여 연결전극(340)을 형성할 경우를 대비해 전극인가부(31)가 메탈라이징 되어 있다. 그리고, 전극인가부(31)에는 각각의 칩(310) 내에 있는 내부전극(320)까지 전기가 인가될 수 있도록 연결선(32)이 배치되어 있다. 이러한 연결선(32)은 전기 도금법을 통해 연결전극(340)을 형성한 후 웨이퍼(30)를 절단하는 공정에서 모두 잘리어 나갈 만큼의 폭으로 형성한다. 그리고, 내부전극(320)에는 표면탄성파 원리에 의해 탄성파가 전달되도록 에어캐비티 부분에 위치할 탄성파 전달선(321)이 연결되어 있다.
도 5a는 도 3에 도시된 에어캐비티형 웨이퍼레벨 패키지를 구성하는 데 사용되는 구조물의 평면도이고, 도 5b는 도 5a에 도시된 에어캐비티형 웨이퍼레벨 패키지의 B 부분을 확대한 확대도이며, 도 5c는 도 5b에 도시된 에어캐비티형 웨이퍼레벨 패키지를 선 C-C를 따라 절취한 단면도이다. 도 5a 내지 도 5c에 도시된 바와 같이, 본 발명은 일정 간격을 두고 다수개의 구조체(330)가 적재되어 있는 구조물(40)을 사용하는데, 이러한 구조물(40)에는 칩(310)에 각각 대응하는 다수개의 구조체(330)가 적재되어 있다. 이러한 구조물(40)은 포토리소그래픽 공정을 통해 선택 에칭 또는 샌드 블러스트 가공한 글래스 재질 혹은 실리콘 재질의 웨이퍼를 사용하여 제작한다.
즉, 상기 구조물(40)은 본 발명의 구조체(330)의 하부에 일정 높이의 내부공간(331)을 가지면서, 내부공간(331)의 테두리부위에 내부전극(320)을 외부로 연결하는 연결통로가 각각 형성되도록 가공된다. 이 때, 내부공간(331)과 연결통로는 포토리소그래픽 공정을 통한 선택적인 에칭 또는 물리적인 방법으로 가공된다. 이러한 내부공간(331)과 연결통로는 서로 에칭되는 정도(깊이)가 다르지만, 에칭정도를 달리하면 된다. 이 때, 내부공간(331)과 연결통로를 형성하는 에칭공정에 제약이 따른다면, 2장의 웨이퍼를 이용하여 다수개의 구조체(330)를 갖는 구조물(40)을 구성하여도 무방하다. 즉, 1장의 웨이퍼에는 연결통로만을 갖도록 가공하고, 다른 1장의 웨이퍼에는 연결통로와 내부공간을 갖도록 가공한 후, 이 2장의 웨이퍼를 서로 접합하여 다수개의 구조체(330)를 갖는 구조물(40)을 구성할 수도 있다.
도 6은 도 4a에 도시된 웨이퍼와 도 5a에 도시된 구조물을 서로 결합한 상태를 도시한 단면도이다. 도 6에 도시된 바와 같이, 도 4a의 웨이퍼(30)와 도 5a의 구조물(40)은 접착제(360)에 의해 서로 접합된다. 즉, 웨이퍼(30), 구조물(40) 중의 어느 한 쪽의 면에 접착제(360)를 도포한 후 서로 접합한다. 이 때, 접착제(360)는 에폭시, 폴리이미드 등의 폴리머 재료와, 글래스 프릿(Glass Frit) 등의 무기질 재료를 사용하는 것이 바람직하다.
상기 웨이퍼(30)와 구조물(40)은 서로간에 정렬하고 일정 압력을 인가하면서 열경화시켜 서로 접합한다. 이 때, 서로간의 정렬은 일반적으로 많이 사용되는 현미경을 이용하고, 압력은 접착제의 경화온도를 고려하여 열적으로 취약한 압전기판이 온도 상승에 따른 열적 응력(Stress)을 가장 작게 받으면서도 외부환경과 완전히 차폐시킬 수 있는 정도의 압력이어야 한다. 이렇게 일정압을 인가하는 것은 기밀성을 향상시키고 웨이퍼(30) 전면에서 동일한 접합특성을 얻도록 하기 위함이다. 그리고, 열경화는 웨이퍼(30)와 구조물(40)을 서로 접합하는 공정이므로 가능한 낮은 온도에서 경화시키는 것이 제품 특성상 바람직하다. 예를 들어, 접착제(360)를 100℃ 이하에서 경화되는 에폭시를 사용할 경우, 열경화는 100℃에서 1~3시간 정도 방치하여 경화시키는 것이 바람직하다. 이러한 열경화를 통해 기밀성이 우수한 제품을 얻을 수 있다.
상기와 같이 웨이퍼(30)와 구조물(40)이 서로 접합되면, 구조물(40)의 연결통로에 전도성 물질을 채워 연결전극(340)을 형성하고, 이러한 연결전극(340)의 표면에 외부전극(350)을 패터닝한다.
도 7a 내지 도 7c는 도 6에 도시된 구조물에 연결전극 및 외부전극을 형성하는 과정을 도시한 개략도이다. 도 7a 내지 도 7c에 도시된 바와 같이, 구조물(40)의 상면 중에서 연결전극(340)과 외부전극(350)이 형성될 부분을 제외하고 마스크 처리하여 마스크층(41)을 형성한다. 그런 다음, 스크린 프린팅법을 이용하여 실버 페이스트 또는 전도성 에폭시 페이스트를 연결통로에 채워넣는다. 이 때, 연결통로에 상기 페이스트들이 완벽하게 채워질 수 있도록 프린팅 공정 중에 압력을 인가하는 것이 바람직하다. 예를 들어, 프린팅 공정을 진공상태에서 진행한다.
본 발명은 상기와 같은 스크린 프린팅법 이외에 도금법을 통해 연결전극(340) 및 외부전극(350)을 형성할 수도 있다. 즉, 본 발명은 무전해 도금법과 전기 도금법 모두를 이용할 수 있는데, 도금법으로 채우는 물질은 주로 Ni, Cu, Au 등의 전도성 물질이다. 도금법 중에서 전기 도금법이 여러 가지로 용이하나 연결통로의 직경 크기에 따라 도금 방법을 적절히 선택하여 사용하는 것이 바람직하다.
도 8은 도 7c에 도시된 구조물과 웨이퍼를 절단하여 형성한 본 발명에 따른 에어캐비티형 웨이퍼레벨 패키지의 단면도이다. 도 8에 도시된 바와 같이, 연결전극(340)과 외부전극(350)이 형성되면, 절단기를 사용하여 웨이퍼(30)와 구조물(40)을 각각 절단하여 본 발명의 에어캐비티형 웨이퍼레벨 패키지(300)를 완성한다.
이렇게 완성된 본 발명의 패키지(300)는 이미 외부 환경과의 차폐가 이루어져 있기 때문에 별도의 추가 공정 없이 그대로 SMT(Surface Mounted Technology) 실장하여 사용하면 된다. 즉, 본 발명의 패키지(300)는 외부전극(350)에 솔더범프를 형성한다든지 이방성 전도성 재료(ACF ; Anisotropic conductive Film)를 사용하는 등 용도에 따라 다양하게 응용할 수 있다.
본 발명의 패키지(300)는 내부공간을 확보하는 에어캐비티 형태의 패키지로, 제품 특성상 내부 공간을 확보해야 하는 통신용 부품에 사용된다. 예를 들어, 본 발명의 패키지(300)는 통신 부품의 꽃이라 명명되는 SAW 필터(Surface Acoustic Wave Filter)를 비롯한 여러 제품에 사용된다.
앞서 상세히 설명한 바와 같이 본 발명은 칩과 동일한 크기로 제작됨으로 소형화, 박형화를 구현할 수 있다.
또한, 본 발명은 웨이퍼레벨 상태에서 에어캐비티를 구성함으로 그 응용범위를 확대하고 공정을 보다 단순화할 수 있다.
또한, 본 발명은 칩과 구조물의 접합을 통해 내부공간이 외부공간과 완벽하게 차단되므로 차단을 위한 별도의 공정이 불필요하고, 차단을 위한 고가재료가 불필요하여 제품단가가 저렴해지는 장점이 있다.
이상에서 본 발명의 에어캐비티형 웨이퍼레벨 패키지 및 그 제조방법에 대한 기술사항을 첨부도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다.
또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않고 첨부한 특허청구의 범위내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래기술에 따른 에어캐비티형 세라믹 패키지의 구성관계를 도시한 개략도이고,
도 2는 종래기술에 따른 에어캐비티형 세라믹 패키지의 다른 구성관계를 도시한 개략도이며,
도 3은 본 발명의 한 실시예에 따른 에어캐비티형 웨이퍼레벨 패키지의 구성관계를 도시한 사시도이고,
도 4a는 도 3에 도시된 에어캐비티형 웨이퍼레벨 패키지를 구성하는 데 사용되는 웨이퍼의 평면도이며,
도 4b는 도 4a에 도시된 에어캐비티형 웨이퍼레벨 패키지의 A 부분을 확대한 확대도이고,
도 5a는 도 3에 도시된 에어캐비티형 웨이퍼레벨 패키지를 구성하는 데 사용되는 구조물의 평면도이며,
도 5b는 도 5a에 도시된 에어캐비티형 웨이퍼레벨 패키지의 B 부분을 확대한 확대도이고,
도 5c는 도 5b에 도시된 에어캐비티형 웨이퍼레벨 패키지를 선 C-C를 따라 절취한 단면도이며,
도 6은 도 4a에 도시된 웨이퍼와 도 5a에 도시된 구조물을 서로 결합한 상태를 도시한 단면도이고,
도 7a 내지 도 7c는 도 6에 도시된 구조물에 연결전극을 형성하는 과정을 도시한 개략도이며,
도 8은 도 7c에 도시된 구조물과 웨이퍼를 절단하여 형성한 본 발명에 따른 에어캐비티형 웨이퍼레벨 패키지의 단면도이다.
♠ 도면의 주요부분에 대한 부호의 설명 ♠
30 : 웨이퍼 31 : 전극인가부
32 : 연결선 40 : 구조물
41 : 마스크층 300 : 웨이퍼레벨 패키지
310 : 칩 320 : 내부전극
321 : 탄성파 전달선 330 : 구조체
331 : 내부공간 340 : 연결전극
350 : 외부전극 360 : 접착제

Claims (7)

  1. 웨이퍼레벨 패키지(Wafer Level Package)에 있어서,
    고유의 소자특성을 갖는 칩과;
    상기 칩의 상면에 각각 형성되어 외부신호의 입출력을 담당하는 내부전극과;
    상기 칩과 동일 크기로 구성되며, 일측면에 내부공간이 형성되고, 상기 내부공간의 둘레에 상기 내부전극과 연결되어 외부와 전극 입출력 경로를 제공할 연결통로(Via Hole)가 형성되며, 상기 내부공간이 상기 칩의 상면을 향하게 접합되어 내부에 에어캐비티(Air Cavity)를 형성하는 구조체와;
    상기 연결통로에 전도성 물질을 각각 채워 형성한 연결전극 및;
    상기 연결전극과 각각 접속하도록 상기 구조체의 상면에 각각 형성되는 외부전극을 포함하는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지.
  2. 제1항에 있어서, 상기 칩과 상기 구조체는 접착제에 의해 접합되는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지.
  3. 상면에 다수의 내부전극이 형성된 다수개의 칩이 일정 간격을 두고 장착된 웨이퍼를 사용하여 웨이퍼레벨 패키지(Wafer Level Package)를 제조하는 방법에 있어서,
    상기 칩의 내부전극에 각각 대응하는 연결통로(Via Hole)와 상기 칩 각각에 대해 1개씩의 내부공간을 갖는 구조물을 형성하는 구조물 형성단계와,
    상기 구조물의 내부공간이 상기 웨이퍼의 칩 표면을 향하게 상기 웨이퍼와 상기 구조물을 서로 접합하여 상기 칩 각각에 대해 1개씩의 에어캐비티(Air Cavity)를 갖도록 하는 접합단계와,
    상기 구조물의 연결통로에 전도성 물질을 채워 연결전극을 형성하고 상기 연결전극의 표면에 외부전극을 형성하는 전극형성단계 및,
    상기 웨이퍼와 상기 구조물을 상기 칩의 크기에 맞게 절단하는 절단단계를 포함하는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지의 제조방법.
  4. 제3항에 있어서, 상기 구조물 형성단계는 포토리소그래픽 공정을 통해 상기 연결통로와 상기 내부공간을 형성하는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지의 제조방법.
  5. 제3항 또는 제4항에 있어서, 상기 접합단계는 상기 웨이퍼와 상기 구조물 중의 어느 한 쪽의 면에 접착제를 도포한 후 서로 접합하는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지의 제조방법.
  6. 제3항 또는 제4항에 있어서, 상기 전극형성단계는 상기 구조물의 상면 중에서 상기 연결전극과 상기 외부전극이 형성될 부분을 제외하고 마스크 처리하는 단계와, 스크린 프린팅법을 이용하여 실버 페이스트 또는 전도성 에폭시 페이스트를 상기 연결통로에 채우는 단계를 포함하는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지의 제조방법.
  7. 제3항에 있어서, 상기 구조물 형성단계에서는 상기 내부전극에 각각 접속하는 전극인가부를 상기 구조물의 일측에 메탈라이징하고, 상기 전극형성단계에서는 상기 전극인가부에 전기를 인가하는 전기 도금법을 통해 상기 연결전극과 상기 외부전극을 형성하는 것을 특징으로 하는 에어캐비티형 웨이퍼레벨 패키지의 제조방법.
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