KR100843419B1 - 반도체 칩 패키지 및 제조방법 - Google Patents

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Abstract

본 발명은, 표면에 외부전극이 형성된 다층 세라믹 기판과, 일면에 활성화 영역 및 본딩범프가 형성되며, 상기 본딩범프가 상기 세라믹 기판상의 외부전극에 연결되도록 플립칩 본딩되는 반도체 칩, 및 상기 세라믹 기판과 반도체 칩 사이에 형성되고, 상기 외부전극에 연결된 본딩범프 및 상기 활성화 영역을 밀폐시키는 캐비티를 갖는 수지시트층을 포함하는 반도체 칩 패키지 및 상기 반도체 칩 패키지 제조방법을 제공한다.
반도체 칩(semiconductor chip), 캐비티(cavity), 활성화 영역(circuit pattern)

Description

반도체 칩 패키지 및 제조방법{SEMICONDUCTOR CHIP PACKAGE AND MANUFACTURING THE SAME}
도1은, 종래기술에 따른 SAW 필터가 플립칩 본딩된 패키지의 단면도이다.
도2는, 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지의 단면도이다.
도3a 내지 도3f는, 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지의 제조공정 흐름도이다.
도4a 및 도4b는 본 발명의 일 실시예에 따른 캐비티를 갖는 수지시트층이 형성된 세라믹 기판 및 상기 기판에 실장될 반도체 칩의 사시도이다.
<도면의 주요부분에 대한 부호설명>
21 : 적층 세라믹 기판 22 : 외부전극
23a: 내부전극 23b: 도전성 비아홀
24 : 수지 시트층 25 : 반도체 칩
26 : 활성화 영역 27 : 본딩 범프
28 : 인캡슐레이션층 49 : 그루빙 라인
본 발명은, 반도체 칩 패키지에 관한 것으로서, 보다 상세하게는, 실장되는 반도체 칩의 활성화 영역을 외부물질 및 환경으로부터 보호하기 위한 캐비티를 갖는 반도체 칩 패키지 및 그 제조방법에 관한 것이다.
근래 통신산업이 발달되면서, 무선통신 제품은 점차 소형화, 고품질화 및 다기능화되어 가고 있고, 이러한 추세에 맞추어 무선통신 제품에 사용되는 부품, 예를 들어 필터, 듀플렉서 등에 대해서도 소형화 및 다기능화가 요구되고 있는 실정이다.
그런데, 이와 같은 부품의 일예로서, 표면탄성파(Surface Acoustic Wave : SAW) 필터 등이 사용되고 있는데 표면탄성파 소자에 있어서는, 압전체 즉, 베어칩상에 형성된 IDT(inter digital transducer) 전극의 전극폭, 길이, 및 간격 등에 의해 소자의 특성이 결정되기 때문에, 상기 IDT 전극에 손상이 있거나, 먼지나 티끌과 같은 미세한 크기의 이물질이 묻을 경우 소자의 특성이 변하게 된다.
예를 들어, 표면탄성파 소자가 필터 소자인 경우 주파수 선택도를 제공하기 위한 RF 또는 IF 필터 소자로 응용되고, 앞에서 설명한 압전체 표면 근처나 표면을 따라 탄성파를 전파시키는 영역(이하, '활성화 영역'이라 함)은 그 상태에 따라 필터 소자에 매우 민감한 영향을 주므로, 외부의 물리적 영향을 차단하기 위해 밀폐 상태로 패키징되어야 하고, 이와 같은 표면탄성파 소자에서 '활성화 영역'은 진공 상태의 공간이 가장 이상적이지만, 적어도 먼지 등이 없는 에어갭 영역으로 보호되어야 한다.
도1은 종래 기술에 따른 SAW 필터가 플립칩 본딩된 패키지의 구조의 단면도이다.
도1을 참조하면, 압전 소자(15)가 기판(11)상에 플립칩 본딩되며 범프(17)에 의해 연결된다. 상기 반도체 칩(15)의 일면에 형성된 IDT 전극(16)을 외부와 격리시키기 위해 보호박막(18)이 형성된다. 상기 플립칩 본딩된 SAW 필터와 상기 기판(11) 사이의 공간을 보호 수지(14)가 채우고 있다.
상기 플립칩 본딩된 SAW 필터를 밀폐하기 위해 금속층(19)이 형성된다.
상기 패키지가 형성되는 공정은, 먼저 IDT(16)가 형성된 압전소자(15)에 포토리소그래피(photolithography) 공정을 이용하여 벽 및 지붕을 갖는 보호 박막(18)을 형성한다. 다음에 상기 압전소자(15)에 연결 범프(17)를 형성한 후 상기 압전소자(15)를 기판(11) 상에 플립칩 본딩한다.
상기 플립칩 본딩된 압전 소자(15)와 상기 기판(11)의 사이를 보호용 수지(14)로 채우고 경화시킨 후, 상기 압전소자 및 보호 수지층을 덮는 금속층(19)을 전기 도금에 의해 형성한다.
상기한 종래기술에 따르면, 압전소자와 세라믹 기판 사이에 수지를 디스펜싱(dispensing)할때 기포가 발생되어 상기 기포에 의해 이후의 제조단계에 영향을 줄 수 있고, 상기 압전소자와 상기 기판과의 기계적인 고착 강도를 약하게 할 수 있다.
또한, 상기 압전층에 상기 보호박막을 형성하기 위한 포토리소그래피 공정 및 금속층을 형성하기 위한 도금공정 등이 복잡한 문제점이 있다.
상기한 문제점을 해결하기 위해서, 본 발명은, 기판과 기판에 플립칩 본딩되는 반도체 칩 사이를 채우는 보호 수지를 디스펜싱하는 공정을 없애고, 보호박막을 형성하기 위한 포토리소그래피 공정 및 금속층을 형성하기 위한 도금공정을 생략할 수 있는 반도체 칩 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 표면에 외부전극이 형성된 다층 세라믹 기판과, 일면에 활성화 영역 및 본딩범프가 형성되며, 상기 본딩범프가 상기 세라믹 기판상의 외부전극에 연결되도록 플립칩 본딩되는 반도체 칩, 및 상기 세라믹 기판과 반도체 칩 사이에 형성되고, 상기 외부전극에 연결된 본딩범프 및 상기 활성화 영역을 밀폐시키는 캐비티를 갖는 수지시트층을 포함하는 반도체 칩 패키지를 제공한다.
바람직하게는, 상기 반도체 칩은 표면탄성파(SAW) 필터이고, 상기 활성화 영역은 IDT(inter digital transducer)일 수 있다.
상기 반도체 칩은, 상기 활성화 영역이 중앙부에 형성되고, 상기 본딩범프가 상기 활성화 영역의 가장자리에 형성될 수 있다.
바람직하게는, 상기 수지시트층은, 에폭시 수지 또는 실리콘 수지를 사용할 수 있다.
상기 수지시트층에 형성되는 캐비티는, 상기 본딩범프를 밀폐하는 영역과 상기 활성화 영역을 밀폐하는 영역이 별개로 형성될 수 있다.
상기 본딩범프는, 상기 반도체 칩이 플립칩 본딩시 상기 활성화 영역이 세라믹 기판에 접촉되지 않도록 상기 활성화 영역의 높이보다 높게 형성됨이 바람직하다.
상기 세라믹 기판상에 상기 플립칩 본딩된 반도체 칩을 덮는 인캡슐레이션층을 더 포함할 수 있으며, 상기 인캡슐레이션층은, 에폭시 수지일 수 있다.
상기 다층 세라믹 기판은, 저온 동시소성 세라믹(Low-temperature co-fired ceramic: LTCC)일 수 있다..
또한, 본 발명은, 표면에 외부전극이 형성된 적층 세라믹 기판을 준비하는 단계와, 상기 세라믹 기판 상에 상기 외부전극을 덮는 수지시트층을 형성하는 단계와, 상기 수지시트층을 선택적으로 제거하여 상기 세라믹 기판상의 외부전극 및 상기 세라믹 기판의 일정영역이 노출되도록 상기 수지시트층에 캐비티를 형성하는 단계와, 반도체 칩의 일면에 형성된 본딩범프가 상기 외부전극에 연결되고, 상기 본딩펌프와 동일면에 형성된 활성화 영역은 상기 캐비티 내에 밀폐되도록 상기 반도체 칩을 상기 세라믹 기판에 플립칩 본딩하는 단계, 및 상기 세라믹 기판을 칩 단위로 다이싱하는 단계를 포함하는 반도체 칩 패키지 제조방법을 제공한다.
상기 수지시트층을 형성하는 단계는, 에폭시 수지시트를 적층하는 것일 수 있다.
바람직하게는, 상기 수지시트층을 형성하는 단계와 캐비티를 형성하는 단계 사이에, 상기 수지시트층이 플립칩 본딩되는 반도체 칩 단위로 분리되도록 상기 수지시트층에 홈(grooving)을 형성하는 단계를 더 포함할 수 있다.
상기 플립칩 본딩 단계와 다이싱 단계 사이에, 상기 플립칩 본딩된 반도체 칩을 인캡슐레이션하는 단계를 더 포함할 수 있다.
상기 캐비티를 형성하는 단계는, 레이저를 사용하는 것이 바람직하다.
이하, 도면을 참조하여 본 발명을 상세히 설명하겠다.
도2는, 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지의 단면도이다.
도2를 참조하면, 다층 세라믹 기판(21), 상기 기판 상에 플립칩 본딩되는 반도체 칩(25), 상기 세라믹 기판과 상기 반도체 칩 사이에 형성되는 수지 시트층(24), 및 상기 반도체 칩(25)을 덮고 있는 인캡슐레이션층(28)을 포함하는 반도체 칩 패키지가 도시되어 있다.
상기 다층 세라믹 기판(21)은, 내부에 형성된 복수개의 내부전극(23a) 및 상기 내부전극을 연결하는 비아홀(23b)이 형성되어 있다. 상기 다층 세라믹 기판(21)의 상면에는 외부 회로와 연결되기 위한 외부전극(22)이 형성된다.
상기 다층 세라믹 기판(21)은 LTCC(low temperature co-fired ceramic) 또는 MLCC(multi layer co-fired ceramic)일 수 있다.
상기 다층 세라믹 기판(21) 상에 플립칩 본딩되는 반도체 칩(25)은, 일면의 일영역에 활성화 영역(26)이 형성되고 상기 활성화 영역과 다른 영역에 본딩범프(27)가 형성된다. 본 실시예에서는 반도체 칩의 중앙 부분에 활성화 영역이 형성되고, 상기 활성화 영역의 주위에 본딩범프가 형성된다.
상기 활성화 영역(26)은, 반도체 칩에 형성되는 회로전극일 수 있다.
본 실시예에서는, 상기 반도체 칩(25)은 표면탄성파 필터(SAW 필터)이고, 상기 활성화 영역(26)은 IDT(inter digital transducer)이다. 이경우, 상기 활성화 영역에는 빗살 형태의 전극이 형성된다.
상기 본딩범프(27)는 상기 활성화 영역(26)의 높이보다 높게 형성되는 것이 바람직하다. 상기 반도체 칩(25)이 플립칩 본딩될 때 상기 본딩범프(27)와 상기 활성화 영역(26)의 높이 차이에 의해 상기 활성화 영역(26)이 상기 세라믹 기판(21)의 표면이나 상기 수지시트층(24)에 접촉되는 것을 방지할 수 있다.
상기 반도체 칩(25)과 상기 세라믹 기판(21)의 사이에는 수지 시트층(24)이 형성되어 있다.
상기 수지 시트층(24)은 상기 반도체 칩(25)의 본딩 범프(27)가 상기 세라믹 기판(21)의 외부전극(22)에 연결되도록 상기 외부전극(22)을 노출시키고, 상기 반도체 칩(25)의 활성화 영역(26)이 밀폐될 수 있는 캐비티(C)가 형성된다.
상기 수지 시트층(24)은 에폭시 수지로 형성될 수 있다. 따라서, 상기 반도체 칩(25)을 플립칩 본딩 했을 때, 상기 반도체 칩(25)의 활성화 영역(26)이 상기 캐비티(C) 내에 밀폐되는 에어갭(airgap)이 형성되며, 외부 물질이 흘러들어 상기 활성화 영역을 오염시키는 것을 방지하는 보호벽 기능을 한다. 또한, 어느 정도의 완충 역할을 하여 반도체 칩 패키지에 대한 외부적인 충격을 흡수하는 기능을 한다.
상기 플립칩 본딩된 반도체 칩(25)을 덮는 인캡슐에이션층(28)이 형성된다. 상기 인캡슐에이션층은, 에폭시 수지로 이루어질 수 있다. 상기 인캡슐레이션 층(28)은 반도체 칩 패키지에 대한 외부 충격으로부터 상기 반도체 칩 패키지를 보호할 수 있다.
도3a 내지 도3f는, 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지를 제조하는 공정의 흐름도이다.
도3a는 내부전극(33a) 및 외부전극(32)이 형성된 적층 세라믹 기판(31)을 마련하는 단계이다.
상기 적층 세라믹 기판(31)은, LTCC 또는 MLCC 일 수 있다. 상기 세라믹 기판(31)의 내부에는 내부전극(33a)이 비아홀(33b)에 의해 연결되어 있다.
상기 적층 세라믹 기판(31)을 마련하는 단계는, 각각의 그린시트 상에 전극을 형성하고, 상기 전극이 연결될 수 있는 비아홀을 펀칭한 후, 상기 비아홀을 도전성 물질로 채우는 비아필 공정을 거친다. 각각 전극 및 비아홀이 형성된 그린시트를 적층하고 가압한 후 고온으로 소성하는 공정을 거친다. 소성된 적층 세라믹 기판의 표면에 도전성 페이스트를 프린트 하여 외부전극을 형성한다.
도3b는, 상기 적층 세라믹 기판(31)의 상면에 수지 시트층(32)을 형성하는 단계이다.
상기 수지 시트층(32)은, 에폭시 수지일 수 있다. 상기 수지 시트층(32)은 30 마이크론의 두께로 형성되는 것이 바람직하다. 이는, 플립칩 본딩되는 반도체 칩의 활성화 영역을 보호하기 위한 캐비티 형성시 상기 캐비티가 온전한 에어 갭(airgap)을 이루기 위해 소정의 수지 시트층 두께가 필요하기 때문이다.
상기 적층되는 수지 시트층(32)은 상기 적층 세라믹 기판(31)에 실장되는 반도체 칩의 활성화 영역에 외부 물질이 흘러들어가지 못하게 보호하고 차폐시키는 기능을 한다. 이러한 수지 시트층을 사용함으로써, 전체적인 반도체 칩 패키지 제조 공정을 단순화 시킬 수 있다.
수지 시트층이 세라믹 기판상에 적층된 적층체는, 실리콘 러버 상에 에폭시 필름을 적층하고, 상기 에폭시 필름상에 세라믹 기판을 적층한 적층체를 가압하고, 상기 가압된 적층체를 건조실에서 경화시키는 단계를 거칠 수 있다.
상기 적층체를 경화시키는 단계에서, 세라믹 기판과 적층된 수지시트층의 수축률의 차이에 의해 상기 적층체가 휘어짐(warpage) 현상이 발생될 수 있다. 이러한 휘어짐 현상을 최소화하기 위해서 상기 세라믹 기판 상에 적층되는 수지 시트층의 크기를 작게 해야 한다. 이를 위해, 적층된 수지 시트층을 칩 단위로 그루빙(grooving)하는 공정이 포함될 수 있다. 상기 그루빙 공정은 레이저에 의해 수지시트층 부분만 절단하는 공정이다. 이러한 그루빙 공정에 의해 적층된 수지 시트층이 칩 사이즈로 분리되게 됨으로 경화시 수축에 의한 적층체의 휘어짐 현상이 최소화 될 수 있다.
도3c는 상기 적층된 수지 시트층(34)의 일부를 제거하여 세라믹 기판의 외부전극(32)을 노출시키고, 캐비티를 형성하는 공정이다.
상기 캐비티를 형성하는 공정은 절삭, 또는 습식 에칭 공정에 의해 진행될 수 있다.
본 실시예에서는 레이저를 이용해 상기 제거 공정이 진행된다. 상기 레이저 공정은, 상기 수지 시트층(34)을 제거하기 위한 레이저의 매개물로 이산화탄소(CO2)가 사용될 수 있다.
상기 수지 시트층(34)을 제거하기 위한 레이저의 제거 비율은, 속도(velocity), 리플리케이션(replication) 등을 변화시켜 다양하게 조절될 수 있다. 상기 레이저 제거 공정을 사용한 후에 깨끗한 제거 표면을 위해 플라즈마 클리닝이 필요할 수 있다.
도3d는, 상기 캐비티를 갖는 수지시트층이 형성된 세라믹 기판(31)에 반도체 칩(35)을 플립칩 본딩하는 단계이다.
본 실시예에서는, 압전용 웨이퍼 상에 빗살 형태의 전극이 형성되고 상기 웨이퍼 상에 전극패드가 형성된 표면 탄성파 필터가 사용된다. 상기 웨이퍼 상에 형성된 빗살형태 전극 또는 IDT 전극 및 전극패드는 스퍼터링 또는 증착 공정에 의해 얇은 막으로 형성될 수 있다. 상기 IDT 전극은 알루미늄, 알루미늄 합금, 또는 구리 알루미늄 합금이 사용될 수 있다. 상기 전극패드는 알루미늄의 산화를 방지하고 우수한 접착을 위해 금박이 사용될 수 있다.
상기 전극패드 상에 본딩범프(37)가 형성된다. 상기 본딩범프(37)의 높이를 일정하게 유지하기 위해 코이닝(coining) 공정을 사용하는 것이 바람직하다.
상기 본딩 범프가 형성된 압전용 웨이퍼를 칩단위로 다이싱한다.
상기 웨이퍼 다이싱에 의해 칩 단위로 분리된 반도체 칩은 세라믹 기판(31) 상에 플립칩 본딩된다.
상기 본딩 범프(37)와 기판 상의 외부전극(32)은 초음파를 사용하여 연결할 수 있다. 상기 초음파를 사용하는 공정에서 열과 초음파의 진동에 의해 상기 본딩범프(37)는 형태가 변형되고 그 높이가 줄어든다.
본 실시예에서는, 상기 반도체 칩(35)에서 활성화 영역(36)이 형성되지 않은 다른 영역이 상기 수지 시트층(34)에 접촉되도록 상기 본딩범프(37)의 높이를 조절하는 것이 중요하다. 상기 수지 시트층(34)에 반도체 칩(35)의 활성화 영역(36)이 형성되지 않은 영역이 접촉됨에 의해 상기 캐비티 내에 위치하는 활성화 영역(36)을 밀폐할 수 있기 때문이다.
도3e는, 상기 반도체 칩(34)을 덮는 인캘슐레이션(38)을 형성하여 차폐층을 만드는 단계이다.
상기 인캡슐레이션(38)은 에폭시 수지를 사용할 수 있다.
상기 인캡슐레이션(38)은 상기 세라믹 기판(31)과 상기 기판에 실장된 반도체 칩(34)을 더욱 견고하게 결합시켜, 상기 반도체 칩(35)이 상기 세라믹 기판(31)에서 분리되는 것을 방지할 수 있다. 또한, 외부적인 충격에 대해 상기 반도체 칩(35)을 보호할 수 있다.
상기 인캡슐레이션층을 이루는 수지층을 형성하기 위해 액성 수지를 디스펜 싱(dispensing) 하는 공정이 사용될 수 있다. 이러한 디스펜싱 공정시 이미 수지 시트층(34)에 의해 반도체 칩의 활성화 영역(36)은 밀폐되어 있기 때문에 상기 활성화 영역(36)으로 외부 물질이 투입되는 것을 방지할 수 있다.
도3f는 다이싱 공정에 의해 칩 단위로 제조된 반도체 칩 패키지이다.
상기 디스펜싱 공정이 끝나면, 디스펜싱된 상기 수지를 경화시키고, 칩단위로 다이싱하는 공정에 의해 반도체 칩 패키지가 완성된다.
도4a는, 상기 반도체 칩 패키지 제조 공정에서, 세라믹 기판(41) 상에 수지 시트층(44)을 형성하고, 상기 적층된 수지 시트층(44)에 그루빙(49) 및 캐비티(C)가 형성된 적층체의 사시도이다.
상기 그루빙(49)을 형성하는 단계는, 도3b 단계와 도3c 단계의 사이에 진행될 수 있다. 상기에서 설명한 바와 같이 그루빙(49)을 형성함으로써, 수지시트층(44)이 적층된 세라믹 기판(41)의 휘어짐이 예방될 수 있다.
이러한 그루빙 및 캐비티는 레이저를 이용하는 공정으로 행해질 수 있다.
도4b는, 상기 캐비티를 갖는 수지 시트층이 형성된 상기 적층 세라믹 기판(41) 상에 플립칩 본딩되는 반도체 칩(45)의 사시도이다.
상기 반도체 칩(45)의 중앙부에는 활성화 영역(46)이 형성되어 있고 상기 활성화 영역(46)의 좌우측부에는 외부회로와 연결되기 위한 본딩범프(47)가 형성되어 있다. 상기 본딩범프(47)의 높이는 상기 활성화 영역(46)의 높이보다 높게 형성됨 이 바람직하다.
상기 세라믹 기판(41)과 상기 반도체 칩(45)이 매칭될 때, 상기 반도체 칩(45)에 형성된 본딩범프(47)는 상기 세라믹 기판의 외부전극(42)에 연결되고, 상기 활성화 영역(46)은 상기 캐비티(C) 내에 위치하게 된다.
또한, 상기 수지 시트층(44)에서 캐비티가 형성되지 않은 영역은, 상기 반도체 칩의 표면과 밀착되게 된다. 이는 상기 본딩범프(47)의 높이를 조절함으로써 가능하다. 따라서, 상기 캐비티(C) 내에 위치하는 상기 활성화 영역(46)은 외부와 차단되고, 다른 물질에 의해 오염되는 것을 방지할 수 있다.
상기 수지 시트층(44)을 적층하고 캐비티를 형성함에 있어서, 상기 실장되는 반도체 칩의 활성화 영역(46)이 상기 수지 시트층(44)에 접촉하는 것을 방지하기 위해서, 레이저 톨러런스(tolerance) 및 실장 톨러런스(tolerance)를 고려함이 바람직하다.
즉, 상기 수지 시트층(44)은 적어도 100 마이크론의 넓이를 갖도록 제조하는 것이 바람직하다. 이는, 인캡슐레이션 공정시 수지가 상기 캐비티 내로 흘러들어와 상기 활성화 영역이 상기 수지와 접촉되는 것을 방지하기 위함이다.
캐비티 및 그루빙을 형성하기 위해 레이저를 사용할 수 있다. 레이저 공정시 발생되는 레이저 더스트(dust)를 제거하기 위해 후 처리 공정이 추가될 수 있다. 상기 레이저 공정에 의해 발생되는 유기물 더스트(dust)를 제거하기 위해서 플라즈마 공정이 바람직하다.
상기 레이저 공정에 의해 발생되는 유기물 더스트는 초음파 공정 동안에 상 기 외부전극(42)과 상기 본딩범프(47)와의 부착력을 약화시킨다. 플라즈마의 에칭 프로세스를 가속화하기 위한 매개물로 CF4 가 사용될 수 있다. 이러한 목적으로 마르곤(Ar)도 사용될 수 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 즉, 수지 시트층의 종류, 높이, 및 캐비티를 형성하는 방법 등은 다양하게 구현될 수 있다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명에 따르면, 반도체 칩의 일면에 형성된 활성화 영역에 이물질이 부착하는 것을 방지할 수 있고, 외부로부터 보호할 수 있는 캐비티가 형성된 반도체 칩 패키지를 얻을 수 있다.
또한, 상기 반도체 칩 패키지를 제조하기 위해 수지시트층을 사용하므로, 기판과 기판에 플립칩 본딩되는 반도체 칩 사이를 채우는 보호 수지를 디스펜싱하는 공정을 생략할 수 있고, 보호박막을 형성하기 위한 포토리소그래피 공정 및 금속층을 형성하기 위한 도금공정을 생략할 수 있어 그 제조 공정을 단순화시킬 수 있다.

Claims (14)

  1. 표면에 외부전극이 형성된 다층 세라믹 기판;
    일면에 활성화 영역 및 본딩범프가 형성되며, 상기 본딩범프가 상기 세라믹 기판상의 외부전극에 연결되도록 플립칩 본딩되는 반도체 칩; 및
    상기 세라믹 기판과 반도체 칩 사이에 형성되고, 상기 외부전극에 연결된 본딩범프 및 상기 활성화 영역을 밀폐시키는 캐비티를 갖는 수지시트층
    을 포함하며,
    상기 수지시트층에 형성되는 캐비티는,
    상기 본딩범프를 밀폐하는 영역과 상기 활성화 영역을 밀폐하는 영역이 별개로 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩은 표면탄성파(SAW) 필터이고, 상기 활성화 영역은 IDT(inter digital transducer) 인 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩은,
    상기 활성화 영역이 중앙부에 형성되고, 상기 본딩범프가 상기 활성화 영역의 가장자리에 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1항에 있어서,
    상기 수지시트층은,
    에폭시 수지인 것을 특징으로 하는 반도체 칩 패키지.
  5. 삭제
  6. 제1항에 있어서,
    상기 본딩범프는,
    상기 반도체 칩이 플립칩 본딩시 상기 활성화 영역이 세라믹 기판에 접촉되지 않도록 상기 활성화 영역의 높이보다 높게 형성된 것을 특징으로 하는 반도체 칩 패키지.
  7. 제1항에 있어서,
    상기 세라믹 기판상에 상기 플립칩 본딩된 반도체 칩을 덮는 인캡슐레이션층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제7항에 있어서,
    상기 인캡슐레이션층은,
    에폭시 수지인 것을 특징으로 하는 반도체 칩 패키지.
  9. 제1항에 있어서,
    상기 다층 세라믹 기판은,
    저온 동시소성 세라믹(Low-temperature co-fired ceramic: LTCC)인 것을 특징으로 하는 반도체 칩 패키지.
  10. 표면에 외부전극이 형성된 적층 세라믹 기판을 준비하는 단계;
    상기 세라믹 기판 상에 상기 외부전극을 덮는 수지시트층을 형성하는 단계;
    상기 수지시트층을 선택적으로 제거하여 상기 세라믹 기판상의 외부전극 및 상기 세라믹 기판의 일정영역이 노출되도록 상기 수지시트층에 캐비티를 형성하는 단계;
    반도체 칩의 일면에 형성된 본딩범프가 상기 외부전극에 연결되고, 상기 본딩펌프와 동일면에 형성된 활성화 영역은 상기 캐비티 내에 밀폐되도록 상기 반도체 칩을 상기 세라믹 기판에 플립칩 본딩하는 단계; 및
    상기 세라믹 기판을 칩 단위로 다이싱하는 단계를 포함하는 반도체 칩 패키지 제조방법.
  11. 제10항에 있어서,
    상기 수지시트층을 형성하는 단계는,
    에폭시 수지시트를 적층하는 것을 특징으로 하는 반도체 칩 패키지 제조방 법.
  12. 제10항에 있어서,
    상기 수지시트층을 형성하는 단계와 캐비티를 형성하는 단계 사이에,
    상기 수지시트층이 플립칩 본딩되는 반도체 칩 단위로 분리되도록 상기 수지시트층에 홈(grooving)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  13. 제10항에 있어서,
    플립칩 본딩 단계와 다이싱 단계 사이에
    상기 플립칩 본딩된 반도체 칩을 인캡슐레이션하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  14. 제9항에 있어서,
    상기 캐비티를 형성하는 단계는,
    레이저를 사용하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
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