KR100480834B1 - Permanent-tape structure for laser marking - Google Patents
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Abstract
본 발명은 종래 칩 고정용 테이프를 테이핑하는 공정과 마스킹/큐어 공정을 생략함과 동시에 레이저 마킹이 가능한 마킹테이프를 채용하여 반도체 패키지의 구성과 그 제조공정을 단순화할 수 있는 반도체 패키지 및 그 제조방법을 제공한다. The present invention provides a semiconductor package and a method of manufacturing the semiconductor package which can simplify the construction and manufacturing process of the semiconductor package by adopting a marking tape capable of laser marking while omitting a process of taping a tape for fixing a chip and a masking / cure process. To provide.
이를 위해 본 발명은 각종의 박막회로패턴을 가지며, 칩홀과 본드핑거와 볼패드가 구비된 서브스트레이트와; 칩홀에 위치하며 본드패드가 구비된 반도체 칩과; 본드패드와 본드핑거를 접속시키는 본딩 와이어와; 반도체 칩과 본딩 와이어가 매몰되도록 서브스트레이트의 일측면을 봉지하는 봉지재와; 서브스트레이트의 볼패드에 본딩되는 솔더볼과; 서브스트레이트의 타측면에 접착된 마킹테이프를 포함하는 것을 특징으로 하는 반도체 패키지가 제공된다.To this end, the present invention has a variety of thin film circuit patterns, the substrate is provided with a chip hole, a bond finger and a ball pad; A semiconductor chip located in the chip hole and having a bond pad; A bonding wire connecting the bond pad and the bond finger; An encapsulant encapsulating one side of the substrate to bury the semiconductor chip and the bonding wire; A solder ball bonded to the ball pad of the substrate; Provided is a semiconductor package comprising a marking tape adhered to the other side of the substrate.
또한, 본 발명은 서브스트레이트의 일면에 마킹테이프를 접착하는 단계와; 상기 서브스트레이트의 칩홀에 칩을 접착하는 단계와; 상기 칩과 서브스트레이트간에 와이어를 본딩하는 단계와; 상기 칩과 와이어가 매몰되도록 봉지재로 봉지하는 단계와; 서브스트레이트의 볼패드에 솔더볼을 접착하는 단계와; 상기 마킹테이프의 노출면에 레이저로 마킹하는 단계를 포함하는 반도체 패키지 제조방법이 제공된다.In addition, the present invention comprises the steps of adhering the marking tape on one surface of the substrate; Adhering chips to chip holes in the substrate; Bonding a wire between the chip and the substrate; Encapsulating with an encapsulant such that the chip and wire are buried; Bonding solder balls to the ball pads of the substrate; There is provided a method of manufacturing a semiconductor package comprising the step of laser marking the exposed surface of the marking tape.
Description
본 발명은 반도체 패키지에 관한 것으로써, 보다 상세하게는 반도체 패키지의 일면에 부착되어 레이저 마킹이 가능한 영구테이프 구조에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a permanent tape structure capable of laser marking attached to one surface of a semiconductor package.
일반적으로 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.In general, semiconductor packages may include resin sealing packages, tape carrier packages (TCP), glass sealing packages, and metal sealing packages. Such semiconductor packages are classified into insert type and surface mount technology (SMT) type according to the mounting method. Representative types include insert type dual in-line package (DIP) and pin grid array (PGA). Typical examples of the mounting type include QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier), and BGA (Ball Grid Array).
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패키지 보다는 표면실장형 반도체패키지가 널리 사용되고 있다.Recently, in order to increase the mounting degree of components of a printed circuit board according to the miniaturization of electronic products, surface mount type semiconductor packages are widely used rather than insert type semiconductor packages.
도 1 은 일반적인 반도체 패키지의 일례를 도시한 단면도이다. 1 is a cross-sectional view showing an example of a general semiconductor package.
상기 도면의 반도체 패키지는 각종의 박막회로패턴이 형성되어 있고 반도체 칩(2)이 위치하는 칩홀(15)과 와이어(4)가 본딩되는 본드패드(11), 솔더볼(6)이 본딩되는 볼패드(13)등을 구비하고 있는 서브스트레이트(1)와, 상기 서브스트레이트(1)의 중앙부 칩홀(15)에 위치하는 반도체 칩(2)과, 상기 반도체 칩(2)의 본드패드(21)와 서브스트레이트(1)의 본드핑거(11)간을 접속시키는 본딩 와이어(4)와, 상기 반도체 칩(2)과 본딩 와이어(4)를 포함해서 서브스트레이트(1)의 일측면을 봉지하는 봉지재(5)와, 서브스트레이트(1)의 일측면에 본딩되어 외부와 전기신호를 교환하는 솔더볼(6)과, 상기 서브스트레이트(1)의 타측면에 도포,경화되어 마킹을 하는 마스킹 접착제(7)를 포함하여 구성되어 있다. The semiconductor package shown in the drawing has various thin film circuit patterns formed thereon, a bond pad 11 in which a chip hole 15 and a wire 4 are bonded, and a ball pad in which a solder ball 6 is bonded. (1) and the like, a semiconductor chip (2) located in the central chip hole (15) of the substrate (1), a bond pad (21) of the semiconductor chip (2), and the like. A sealing material for sealing one side of the substrate 1 including the bonding wire 4 connecting the bonding fingers 11 of the substrate 1 and the semiconductor chip 2 and the bonding wire 4. (5), a solder ball 6 bonded to one side of the substrate 1 to exchange electrical signals with the outside, and a masking adhesive 7 applied and cured to the other side of the substrate 1 for marking. ) Is configured to include.
상기와 같은 일반적인 BGA 반도체 패키지의 제조과정에 대하여 도 2의 순서도와 도 3a 내지 도 3h에 도시된 공정에 따른 단면도를 참조하여 개략적으로 살펴보면 다음과 같다. The manufacturing process of the general BGA semiconductor package as described above will be described with reference to the flowchart of FIG. 2 and the cross-sectional views of the processes illustrated in FIGS. 3A to 3H as follows.
도 3a는 먼저 서브스트레이트(1)의 저면에 칩 고정용 테이프(3)를 부착시키는 공정이다.(st1) 상기 서브스트레이트(1)의 중앙에는 반도체 칩(2)이 위치하는 칩홀(15)이 구성되어 있으며, 상기 칩홀(15)은 대략 칩(2)의 형태와 대응되도록 사각형을 이룬다. 이와 같은 서브스트레이트(1)의 칩홀(15)에 반도체 칩(2)을 위치시키기 위해서는 칩(2)이 지지될 지지면이 필요하고, 상기 지지면 역할을 칩 고정용 테이프(3)가 하게 되는 것이다. 3A is a step of attaching the chip fixing tape 3 to the bottom of the substrate 1. (st1) In the center of the substrate 1, the chip hole 15 in which the semiconductor chip 2 is located is formed. The chip hole 15 has a quadrangular shape so as to substantially correspond to the shape of the chip 2. In order to position the semiconductor chip 2 in the chip hole 15 of the substrate 1, a support surface on which the chip 2 is to be supported is required, and the chip fixing tape 3 serves as the support surface. will be.
상기와 같이 칩 고정용 테이프(3)를 서브스트레이트(1)의 배면에 부착한 후 도 3b와 같이 상기 테이프면에 다이 어태치(die attach)공정을 행한다.(st2) After attaching the chip fixing tape 3 to the back surface of the substrate 1 as described above, a die attach process is performed on the tape surface as shown in FIG. 3B. (St2)
여기서 다이(die)라 함은 반도체 공정에서 칩(chip)을 일컫는 다른 명칭이다. Here, die is another name for a chip in a semiconductor process.
도 3c는 반도체 칩(2)이 테이프 표면에 어태치 된 후 칩(2)의 본드패드(21)와 서브스트레이트(1)의 본드핑거(11)를 와이어로 연결하는 와이어본딩 공정이다. (st3) 와이어 본딩 공정은 전도성이 뛰어난 Au, Cu 또는 Ag성분으로 이루어진 미세직경의 와이어를 칩(2)과 서브스트레이트(1)에 본딩하는 공정이다. 3C is a wire bonding process of connecting the bond pad 21 of the chip 2 and the bond finger 11 of the substrate 1 with a wire after the semiconductor chip 2 is attached to the tape surface. The (st3) wire bonding process is a process of bonding a wire having a fine diameter made of Au, Cu or Ag component having excellent conductivity to the chip 2 and the substrate 1.
도 3d는 상기 와이어 본딩이 끝난 후 반도체 칩(2)과 와이어(4)를 고정시킴과 아울러 보호하기 위하여 행하는 몰딩공정이다.(st4) 상기 몰딩공정에 사용되는 재료로는 에폭시(epoxy)가 가장 널리 쓰인다. 3D illustrates a molding process performed to fix and protect the semiconductor chip 2 and the wire 4 after the wire bonding is finished. (St4) Epoxy is the material used for the molding process. Widely used
도 3e는 몰딩공정이 완료된 후 칩(2)을 고정시키기 위해 사용되었던 칩 고정용 테이프(3)를 제거하는 디테이핑(detaping)공정이다.(st5) 본래 칩 고정용 테이프(3)는 반도체 패키지의 일부를 이루는 것이 아니라 공정과정에서 칩(2)을 고정시키기 위한 필요에 의해 일시적으로 부착된 것이다. 몰딩공정에 의해 칩(2)이 서브스트레이트(1)에 완전히 고정된 후에는 상기 테이프(3)를 제거한다. 3E is a detaping process of removing the chip fixing tape 3 used to fix the chip 2 after the molding process is completed. (St5) Originally, the chip fixing tape 3 is a semiconductor package. It is not temporarily formed by the need for fixing the chip 2 in the process. After the chip 2 is completely fixed to the substrate 1 by the molding process, the tape 3 is removed.
도 3f는 디테이핑 후 서브스트레이트(1) 표면의 볼패드(13)에 솔더볼(6)을 부착시키는 볼 어태치공정이다.(st6) 상기 솔더볼(6)은 반도체 패키지가 외부와 전기신호를 교환하는 커넥터역할을 하게 된다. 3F is a ball attach process for attaching the solder ball 6 to the ball pad 13 on the surface of the substrate 1 after detapping. (St6) The solder ball 6 exchanges electrical signals with the outside of the semiconductor package. It acts as a connector.
도 3g는 볼 어태치 공정이 끝난 후 테이프(3)가 제거된 자리에 마스킹/큐어(cure) 공정을 실시한 상태이다.(st7) 상기 마스킹 공정은 테이프가 있던 자리를 페이스트 성분의 접착제(7)를 도포하는 공정이며 큐어 공정은 상기 도포된 접착제(7)를 경화시키는 공정이다. Fig. 3G shows a masking / cure process at the place where the tape 3 is removed after the ball attach process is completed. The curing process is a process of curing the applied adhesive 7.
도 3h는 상기와 같이 마스킹/큐어 공정이 끝난 후 경화된 접착제(7) 표면에 마킹(marking)공정을 행하는 상태이다.(st8) 3H is a state in which a marking process is performed on the surface of the cured adhesive 7 after the masking / cure process is finished as described above. (St8)
상기 마킹 공정은 제품화된 반도체 패키지의 제품이름, 제조회사 등을 기록하는 공정으로써 통상 잉크 또는 레이저로 마킹한다. The marking process is a process of recording a product name, a manufacturing company, and the like of a commercialized semiconductor package, which is usually marked by ink or laser.
이와 같은 일련의 과정으로 제조된 반도체 패키지 제조공정중에는 본래 반도체 패키지의 구성품이 아님에도 공정상 필요에 의해 포함된 요소가 있다. 상기 요소는 칩 고정용 테이프(3)로써, 단지 서브스트레이트(1)의 칩홀(15)에 위치하는 칩(2)이 고정되는 배면을 제공하기 위해 일시적으로 부착되었다가 몰딩공정이 끝나면 제거된다. In the semiconductor package manufacturing process manufactured by such a series of processes, there is an element included by the process necessity even though it is not originally a component of the semiconductor package. The element is a chip fixing tape 3, which is temporarily attached to provide a back on which the chip 2 located in the chip hole 15 of the substrate 1 is fixed and then removed at the end of the molding process.
상기 칩 고정용 테이프(3)를 테이핑하고, 디테이핑 하는 공정은 반도체 패키지를 제조하는 공정을 복잡하게 할 뿐 아니라 재료의 낭비를 초래하는 등의 문제점이 있었다. The process of taping and detapping the chip fixing tape 3 not only complicates the process of manufacturing the semiconductor package but also causes waste of materials.
또한, 상기 마스킹 재료는 그 두께를 컨트롤하기가 어렵고, 리플로우 공정에서 워피지(열에 의해 휨)가 발생하는 등의 문제점 또한 발생하였다. In addition, it is difficult to control the thickness of the masking material, and also problems such as warpage (warping by heat) occurs in the reflow process.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 종래 칩 고정용 테이프를 테이핑하는 공정과 마스킹/큐어 공정을 생략함과 동시에 레이저 마킹이 가능한 마킹테이프를 채용하여 반도체 패키지의 구성과 그 제조공정을 단순화할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and a semiconductor package is constructed by employing a marking tape capable of laser marking while omitting a process of taping a tape for fixing a chip and a masking / cure process. And a semiconductor package capable of simplifying the manufacturing process thereof and a manufacturing method thereof.
상기 목적을 달성하기 위하여 본 발명은 각종의 박막회로패턴을 가지며, 중앙에는 칩홀이 형성되고 일측면에는 본드핑거와 볼패드가 구비된 서브스트레이트와; 상기 칩홀에 위치하며, 전기신호의 입출력을 위한 본드패드가 구비된 반도체 칩과; 상기 반도체 칩의 본드패드와 서브스트레이트의 본드핑거를 접속시키는 본딩 와이어와; 상기 반도체 칩과 본딩 와이어가 매몰되도록 서브스트레이트의 일측면을 봉지하는 봉지재와; 상기 서브스트레이트의 볼패드에 본딩되어 외부와 전기신호를 교환하는 솔더볼과; 상기 서브스트레이트의 타측면에 접착된 마킹테이프를 포함하되 상기 마킹테이프는 접착제층과 레이저마킹층이 구비된 것을 특징으로 하는 반도체 패키지가 제공된다.In order to achieve the above object, the present invention has various thin film circuit patterns, a chip hole is formed in the center, and a substrate having a bond finger and a ball pad on one side thereof; A semiconductor chip positioned in the chip hole and having a bond pad for inputting / outputting an electrical signal; A bonding wire connecting the bond pad of the semiconductor chip and the bond finger of the substrate; An encapsulant for encapsulating one side of the substrate to bury the semiconductor chip and the bonding wire; A solder ball bonded to the ball pad of the substrate to exchange electrical signals with the outside; Including a marking tape adhered to the other side of the substrate, wherein the marking tape is provided with a semiconductor package, characterized in that the adhesive layer and the laser marking layer is provided.
또한, 본 발명은 서브스트레이트의 일면에 마킹테이프를 접착하는 단계와; 상기 서브스트레이트의 칩홀에 칩을 접착하는 단계와; 상기 칩과 서브스트레이트간에 와이어를 본딩하는 단계와; 상기 칩과 와이어가 매몰되도록 봉지재로 봉지하는 단계와; 서브스트레이트의 볼패드에 솔더볼을 접착하는 단계와; 상기 마킹테이프의 노출면에 레이저로 마킹하는 단계를 포함하는 반도체 패키지 제조방법을 제공한다. In addition, the present invention comprises the steps of adhering the marking tape on one surface of the substrate; Adhering chips to chip holes in the substrate; Bonding a wire between the chip and the substrate; Encapsulating with an encapsulant such that the chip and wire are buried; Bonding solder balls to the ball pads of the substrate; It provides a method for manufacturing a semiconductor package comprising the step of laser marking on the exposed surface of the marking tape.
이하 상기 본 발명의 구성과 방법에 대하여 도면을 참조하면서 보다 상세하게 설명한다. 참고로 본 발명의 구성과 방법을 설명하기에 앞서, 설명의 중복을 피하기 위하여 종래기술과 일치하는 부분에 대해서는 종래 도면부호를 그대로 인용하기로 한다. Hereinafter, the configuration and method of the present invention will be described in more detail with reference to the drawings. For reference, prior to describing the configuration and method of the present invention, in order to avoid duplication of description of the prior art reference to the same reference numerals will be referred to.
도 4 는 본 발명에 의한 반도체 패키지 구성의 바람직한 일실시예를 개략적으로 도시한 단면도이다. 4 is a cross-sectional view schematically showing a preferred embodiment of the semiconductor package configuration according to the present invention.
도 4 에서 보는 바와 같이, 본 고안의 실시예에 따른 반도체 패키지는 각종의 박막회로패턴을 가지며, 중앙에는 칩홀(15)이 형성되고 일측면에는 본드핑거(11)와 볼패드(13)가 구비된 서브스트레이트(1)와, 상기 칩홀(15)에 위치하며 전기신호의 입출력을 위한 본드패드(21)가 구비된 반도체 칩(2)과, 상기 반도체 칩(2)의 본드패드(21)와 서브스트레이트(1)의 본드핑거(11)를 접속시키는 본딩 와이어(4)와, 상기 반도체 칩(2)과 본딩 와이어(4)가 매몰되도록 서브스트레이트(1)의 일측면을 봉지하는 봉지재(5)와, 상기 서브스트레이트(1)의 볼패드(13)에 본딩되어 외부와 전기신호를 교환하는 솔더볼(6)과, 상기 서브스트레이트()의 타측면에 접착된 마킹테이프(30)를 포함하여 구성된다.As shown in Figure 4, the semiconductor package according to the embodiment of the present invention has a variety of thin film circuit patterns, the chip hole 15 is formed in the center and the bond finger 11 and the ball pad 13 is provided on one side A semiconductor substrate 2 having a substrate 1, a bond pad 21 positioned in the chip hole 15, and a bond pad 21 for inputting / outputting an electrical signal, a bond pad 21 of the semiconductor chip 2, A bonding wire 4 connecting the bond fingers 11 of the substrate 1 and an encapsulant for encapsulating one side of the substrate 1 so that the semiconductor chip 2 and the bonding wire 4 are buried ( 5), a solder ball 6 bonded to the ball pad 13 of the substrate 1 to exchange electrical signals with the outside, and a marking tape 30 adhered to the other side of the substrate 1. It is configured by.
상기 서브스트레이트(1)는 통상 인쇄회로기판(PCB:Printed Circuit Board)이라고도 하는바, BT수지와 같은 플라스틱 수지면에 박막의 회로패턴이 다수 형성되어 있으며, 상기 서브스트레이트(1)의 중앙에는 대략 사각의 칩홀(15)이 형성되어 있어 상기 칩홀(15)내에 반도체 칩(2)이 위치하게 된다. The substrate 1 is also commonly referred to as a printed circuit board (PCB), and a plurality of thin film circuit patterns are formed on a plastic surface such as a BT resin, and a substantially rectangular shape is formed at the center of the substrate 1. Chip holes 15 are formed so that the semiconductor chips 2 are located in the chip holes 15.
설명의 편의를 위하여 상기 서브스트레이트(1)를 기준으로 윗쪽을 상면, 아랫쪽을 배면이라고 칭하기로 한다. For convenience of description, the upper side is referred to as the upper side and the lower side is referred to as the rear side with respect to the substrate 1.
상기 서브스트레이트(1)의 중앙 칩홀(15)에 반도체 칩(2)이 위치하고, 상기 칩홀(15)의 배면에는 서브스트레이트(1)의 면적과 유사한 면적의 마킹테이프(30)가 접착된다. 상기 마킹테이프(30)는 다층구조로 이루어져 있으며 자세한 구성은 후술하기로 한다. The semiconductor chip 2 is positioned in the central chip hole 15 of the substrate 1, and a marking tape 30 having an area similar to that of the substrate 1 is adhered to the rear surface of the chip hole 15. The marking tape 30 has a multilayer structure and a detailed configuration will be described later.
상기 반도체 칩(2)의 일면에는 칩 내부로 전기신호가 입출력되는 통로구실을 하는 접속패드(21)가 구비되어 있으며, 서브스트레이트(1)의 일면에도 마찬가지로 상기 칩(2)과 전기신호를 교환할 수 있는 접속패드(11)가 구비되어 있어 상기 칩(2)의 접속패드(이하 본드패드라 함)와 서브스트레이트(1)의 접속패드(이하 본드핑거(11)라 함)간을 와이어(4)로 본딩시킨다. One surface of the semiconductor chip 2 is provided with a connection pad 21 which serves as a passage for inputting and outputting an electrical signal into the chip, and similarly exchanges an electrical signal with the chip 2 on one surface of the substrate 1. The connection pad 11 is provided so that a wire (between bond pad 11) of the chip 2 and a connection pad (hereinafter referred to as bond finger 11) of the substrate 1 are connected to each other. Bond to 4).
상기 와이어(4)는 종래기술에서도 설명한 바와 같이 전도성이 좋은 Au, Cu 또는 Ag성분의 금속을 미세한 직경의 와이어로 만든 것으로, 상기 와이어(4)의 일단이 칩(2)의 본드패드(21)에서 본딩되도록 하고, 타단이 서브스트레이트(1)의 본드핑거(11)에서 본딩되도록 하여 칩(2)과 서브스트레이트(1)간을 접속시킨다. As described in the related art, the wire 4 is made of a fine diameter wire made of a conductive Au, Cu, or Ag metal, and one end of the wire 4 is bonded to the bond pad 21 of the chip 2. Is bonded at the other end, and the other end is bonded at the bond finger 11 of the substrate 1 to connect the chip 2 and the substrate 1.
상기 칩(2)과 와이어(4)는 외부 충격에 약하고, 특히 와이어(4)는 다른 와이어(4)와 단락될 염려가 높고 끊어지기 쉬우므로 제품화시키기 위해 이를 고정시키는데 상기 도면의 봉지재(5)로 칩(2)과 와이어(4)를 일거에 봉지한다. The chip 2 and the wire 4 are susceptible to external impact, and in particular, the wire 4 has a high risk of short circuit with other wires 4 and is easily broken so that the chip 2 and the wire 4 are fixed to be commercialized. ), The chip 2 and the wire 4 are encapsulated in one piece.
상기 서브스트레이트(1)는 패키지로 구성된 후 인쇄회로기판(도시생략)에 다시 실장되는바 이때 인쇄회로기판과 서브스트레이트(1)간 전기신호를 교환하는 매개체가 필요하다. 상기 매개체가 솔더볼(6)이며, 상기 솔더볼(6)은 서브스트레이트(1)의 표면에 노출형성된 볼패드(13)에 본딩된다. The substrate 1 is packaged and then mounted on a printed circuit board (not shown). In this case, a medium for exchanging electrical signals between the printed circuit board and the substrate 1 is required. The medium is a solder ball 6, the solder ball 6 is bonded to a ball pad 13 exposed on the surface of the substrate (1).
상기 서브스트레이트(1)의 배면에 접착된 마킹테이프(30)는 접착테이프 역할과 동시에 레이저 마킹이 가능한 마스크역할을 동시에 하는 부재이다. 즉, 서브스트레이트(1)의 배면을 보호하는 동시에 마킹이 가능하다. The marking tape 30 adhered to the rear surface of the substrate 1 is a member that simultaneously serves as an adhesive tape and a mask capable of laser marking. In other words, the back surface of the substrate 1 can be protected and marked at the same time.
도 5 는 상기 마킹테이프(30)의 구성을 도시한 단면도로써, 일부 확대도시한 도면이다. FIG. 5 is a cross-sectional view showing the configuration of the marking tape 30, and is a partially enlarged view.
도면에서 보는 바와 같이, 본 발명에 채용된 마킹테이프(30)는 모두 4개의 층으로 구성되어 있다. 서브스트레이트(1)에 접착되는 면을 기준으로 하여 제1접착제층(31), 제2접착제층(32), 베이스 필름(33) 및 레이저마킹층(34)의 순으로 구성되어 있다. As shown in the figure, the marking tape 30 employed in the present invention is composed of all four layers. The first adhesive layer 31, the second adhesive layer 32, the base film 33, and the laser marking layer 34 are configured in this order on the basis of the surface adhered to the substrate 1.
상기 마킹테이프(30)는 본 발명의 반도체 패키지에 사용가능한 일실시예일 뿐 접착제층과 레이저마킹층을 구비한 기타 마킹테이프를 다양하게 사용할 수 있음은 자명하다. The marking tape 30 is only one embodiment usable in the semiconductor package of the present invention, it is apparent that other marking tapes having an adhesive layer and a laser marking layer can be used in various ways.
상기 마킹테이프(30)의 두께는 최대 1.5mil(1/1000inch) 이하로 하며 1.0~1.5mil이 바람직하다. The marking tape 30 has a maximum thickness of 1.5 mil (1/1000 inch) or less and preferably 1.0 to 1.5 mil.
상기 마킹테이프(30)의 제1접착제층(31)은 반도체 칩(2)이 용이하게 부착되도록 하기 위한 층으로써 실리콘 접착제가 많이 쓰이며 기타 상온에서 접착성을 갖는 열가소성 접착제를 사용가능하다. The first adhesive layer 31 of the marking tape 30 is a layer for easily attaching the semiconductor chip 2, and a silicone adhesive is widely used and other thermoplastic adhesives having adhesiveness at room temperature may be used.
제2접착제층(32)은 열경화성 접착제로 구성된다. 상기 제2접착제층(32)은 통상 봉지재로 쓰이는 에폭시(epoxy)를 사용하며 마킹테이프상에서는 페이스트형태로 포함되어 있다가 큐어공정에서 온도가 상승하게 되면 경화되어 하드(hard)하게 고착된다. 이러한 제2접착제층(32)은 몰드공정이나 리플로우 과정에서 열에 의해 강력한 접착력을 갖도록 되어 있어 서브스트레이트(1)와 마킹테이프(30)가 분리되지 않도록 하는 역할을 한다. The second adhesive layer 32 is composed of a thermosetting adhesive. The second adhesive layer 32 uses epoxy, which is usually used as an encapsulant, and is included in a paste form on a marking tape, and then hardened and hardly adhered when the temperature increases in the curing process. The second adhesive layer 32 has a strong adhesive force by heat in the mold process or the reflow process, and serves to prevent the substrate 1 and the marking tape 30 from being separated.
상기 제2접착제층(32) 배면에 부착되는 베이스 필름(33)은 폴리이미드나 메탈계열 물질을 사용하며, 상기 베이스 필름(33)은 260℃~280℃의 고열에도 견디는 내열성을 구비하고 있어 제1접착제층(31)과 제2접착제층(32)을 지지한다. The base film 33 attached to the rear surface of the second adhesive layer 32 is made of polyimide or a metal-based material, and the base film 33 has heat resistance to withstand high heat of 260 ° C to 280 ° C. The first adhesive layer 31 and the second adhesive layer 32 are supported.
레이저마킹층(33)은 레이저빔이 닿았을 때 상기 레이저빔이 접촉된 부분만 제거되는 속성을 지닌 층이며, 레이저에 의해 태워진 부분은 주로 짙은 색깔로 표시되므로 마크된 글자가 현저하게 보이기 위하여 통상 흰색 내지 밝은색 계열의 물질을 사용한다.The laser marking layer 33 is a layer having the property of removing only the part where the laser beam is contacted when the laser beam is touched, and the part burned by the laser is mainly displayed in a dark color so that the marked characters are remarkably visible. Usually a white to light-based material is used.
상기 레이저마킹층(33)을 구성하는 물질에 대하여 별도의 자세한 설명은 생략하기로 한다. 현재 반도체 패키지 제조업체에서는 잉크마킹과 레이저마킹을 모두 사용하고 있으며, 상기 레이저마킹시 사용되는 테이프의 구성물질과 본 발명의 레이저마킹층(33)에 사용되는 물질은 동일하므로 상기 레이저마킹층(33)을 구현하는데 곤란성이 없을 것이다. A detailed description of materials constituting the laser marking layer 33 will be omitted. At present, semiconductor package manufacturers use both ink marking and laser marking, and the material used in the laser marking layer 33 of the present invention is the same as the material of the tape used in the laser marking and the laser marking layer 33. There will be no difficulty in implementing this.
상기와 같은 구성으로 이루어진 마킹테이프(30)를 서브스트레이트(1)의 배면에 부착하고, 바로 레이저로 마킹할 수 있다. The marking tape 30 having the above configuration can be attached to the back surface of the substrate 1 and immediately marked with a laser.
이하 도 6의 순서도와 도 7a 내지 도 7f를 참조하여 본 발명의 반도체 패키지 제조공정을 개략적으로 설명하면 다음과 같다. Hereinafter, the semiconductor package manufacturing process of the present invention will be described with reference to the flowchart of FIG. 6 and FIGS. 7A to 7F.
도 7a의 제1단계(ST1)에서는 상기 서브스트레이트(1)의 일면에 본 발명에 의한 마킹테이프(30)를 접착한다. 상기 마킹테이프(30)는 전술한 바와 같이 2개의 접착제층과 베이스 필름 및 레이저마킹층을 포함하고 있다. 제1접착제층(31)이 서브스트레이트(1)의 배면에 부착되도록 한다. In the first step ST1 of FIG. 7A, the marking tape 30 according to the present invention is adhered to one surface of the substrate 1. As described above, the marking tape 30 includes two adhesive layers, a base film, and a laser marking layer. The first adhesive layer 31 is allowed to adhere to the rear surface of the substrate 1.
도 7b의 제2단계(ST2)에서는 상기 서브스트레이트(1)의 칩홀(15)에 칩(2)을 접착한다. 상기 제1접착제층(31)은 상온에서 접착성을 갖고 있으므로 반도체 칩(2)이 직접 접착될 수 있다. In the second step ST2 of FIG. 7B, the chip 2 is bonded to the chip hole 15 of the substrate 1. Since the first adhesive layer 31 has adhesiveness at room temperature, the semiconductor chip 2 may be directly bonded.
도 7c의 제3단계(ST3)에서는 상기 마킹테이프에 접착된 칩(2)의 본드패드(21)와 서브스트레이트(1)의 본드핑거(11)간에 와이어(4)를 본딩시킨다. In the third step ST3 of FIG. 7C, the wire 4 is bonded between the bond pad 21 of the chip 2 adhered to the marking tape and the bond finger 11 of the substrate 1.
도 7d의 제4단계(ST4)에서는 상기 와이어(4)에 의해 서로 접속된 칩(2)과 와이어(4)가 매몰되도록 봉지재(5)로 봉지한다. In the fourth step ST4 of FIG. 7D, the encapsulant 5 is encapsulated so that the chip 2 and the wire 4 connected to each other by the wire 4 are buried.
도 7e의 제5단계(ST5)에서는 상기 서브스트레이트(1)의 볼패드(13)에 솔더볼(6)을 접착한다. In the fifth step ST5 of FIG. 7E, the solder balls 6 are attached to the ball pads 13 of the substrate 1.
도 7f의 제6단계(ST6)에서는 상기 마킹테이프(30)의 노출면에 레이저로 마킹한다.In the sixth step ST6 of FIG. 7F, the exposed surface of the marking tape 30 is marked with a laser.
본 발명의 반도체 패키지는 상기와 같은 순서의 제조공정으로 제조되어질수 있다. 본 발명에 의한 마킹테이프(30)는 상기 형식을 따르는 반도체 패키지 제조공정 뿐 아니라 레이저 마킹을 사용하는 모든 반도체 패키지 제조공정에 적용될 수 있음이 가능하다. The semiconductor package of the present invention can be manufactured by the manufacturing process of the above order. The marking tape 30 according to the present invention can be applied to all semiconductor package manufacturing processes using laser marking as well as the semiconductor package manufacturing process according to the above-described format.
본 발명은 종래 대비 반도체 패키지 제조공정 중 칩 고정용 테이프를 디테이핑하는 공정과 마스킹 물질을 도포하고 큐어하는 등의 공정을 생략할 수 있어 공정속도가 현저히 향상되어 제품생산성이 증가된다. The present invention can omit the step of detapping the tape for fixing the chip and the process of applying and curing the masking material in the semiconductor package manufacturing process compared with the prior art, thereby significantly improving the process speed and increasing the product productivity.
또한, 종래 마스킹 재료를 도포하는 과정에서 두께를 컨트롤하기 힘들었으나 본 발명의 마킹테이프는 별도의 공정없이 균일한 두께를 얻을 수 있고, 종래 리플로우 공정에서 발생하던 워피지를 해소할 수 있게 되어 제품신뢰성이 향상된다. In addition, it was difficult to control the thickness in the process of applying the conventional masking material, but the marking tape of the present invention can obtain a uniform thickness without a separate process, it is possible to solve the warpage generated in the conventional reflow process product Reliability is improved.
도 1 은 종래 일반적인 BGA 반도체 패키지의 일례를 도시한 개략적인 단면도.1 is a schematic cross-sectional view showing an example of a conventional general BGA semiconductor package.
도 2 는 종래 도 1의 반도체 패키지를 제조하는 방법을 순서대로 도시한 순서도.FIG. 2 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG.
도 3a 내지 도 3h는 종래 도 1의 반도체 패키지 공정과정을 순서대로 도시한 단면도.3A through 3H are cross-sectional views sequentially illustrating a semiconductor package process of FIG. 1.
도 4 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예를 도시한 개략적인 단면도.Figure 4 is a schematic cross-sectional view showing a preferred embodiment of a semiconductor package according to the present invention.
도 5 는 본 발명에 의한 반도체 패키지에 채용되는 마킹테이프의 단면을 확대도시한 단면도.5 is an enlarged cross-sectional view of a cross section of a marking tape employed in a semiconductor package according to the present invention;
도 6 은 본 발명에 의한 반도체 패키지를 제조하는 방법에 대하여 도시한 순서도.6 is a flowchart illustrating a method of manufacturing a semiconductor package according to the present invention.
도 7a 내지 도 7f는 본 발명에 의한 반도체 패키지를 제조하는 공정을 순서대로 도시한 단면도. 7A to 7F are cross-sectional views sequentially showing steps for manufacturing a semiconductor package according to the present invention.
** 도면의 주요부분에 대한 부호의 설명 **** Explanation of symbols for main parts of drawings **
1: 서브스트레이트 2: 칩1: substrate 2: chip
30: 마킹테이프 31: 제1접착제층30: marking tape 31: the first adhesive layer
32; 제2접착제층 33: 베이스 필름32; Second adhesive layer 33: base film
34: 레이저마킹층 4: 와이어34: laser marking layer 4: wire
5: 봉지재 6: 솔더볼5: Encapsulant 6: Solder Ball
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0074218A KR100480834B1 (en) | 2002-11-27 | 2002-11-27 | Permanent-tape structure for laser marking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0074218A KR100480834B1 (en) | 2002-11-27 | 2002-11-27 | Permanent-tape structure for laser marking |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040046314A KR20040046314A (en) | 2004-06-05 |
| KR100480834B1 true KR100480834B1 (en) | 2005-04-07 |
Family
ID=37341885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0074218A KR100480834B1 (en) | 2002-11-27 | 2002-11-27 | Permanent-tape structure for laser marking |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480834B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9418943B2 (en) | 2014-09-17 | 2016-08-16 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
| US9922935B2 (en) | 2014-09-17 | 2018-03-20 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972101B1 (en) * | 2009-09-25 | 2010-07-22 | 박재득 | Knitting machine for winding apparatus |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116955A (en) * | 1990-09-07 | 1992-04-17 | Nec Corp | Semiconductor device |
| JPH06275731A (en) * | 1993-03-19 | 1994-09-30 | Toshiba Corp | Semiconductor device and manufacture thereof |
| KR960026721A (en) * | 1994-12-27 | 1996-07-22 | 황인길 | Marking method of semiconductor package |
| KR100258606B1 (en) * | 1995-10-19 | 2000-06-15 | 김규현 | Pcb circuit board formation method and bga semiconductor package structure using it |
| US6423796B1 (en) * | 1998-07-02 | 2002-07-23 | Basel Technology Company Bv | Process for the preparation of substantially amorphous alpha-olefin polymers and compositions containing them and process for the preparation of bridged ligand |
-
2002
- 2002-11-27 KR KR10-2002-0074218A patent/KR100480834B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116955A (en) * | 1990-09-07 | 1992-04-17 | Nec Corp | Semiconductor device |
| JPH06275731A (en) * | 1993-03-19 | 1994-09-30 | Toshiba Corp | Semiconductor device and manufacture thereof |
| KR960026721A (en) * | 1994-12-27 | 1996-07-22 | 황인길 | Marking method of semiconductor package |
| KR100258606B1 (en) * | 1995-10-19 | 2000-06-15 | 김규현 | Pcb circuit board formation method and bga semiconductor package structure using it |
| US6423796B1 (en) * | 1998-07-02 | 2002-07-23 | Basel Technology Company Bv | Process for the preparation of substantially amorphous alpha-olefin polymers and compositions containing them and process for the preparation of bridged ligand |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9418943B2 (en) | 2014-09-17 | 2016-08-16 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
| US9922935B2 (en) | 2014-09-17 | 2018-03-20 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
| US10211163B2 (en) | 2014-09-17 | 2019-02-19 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
| US10297554B2 (en) | 2014-09-17 | 2019-05-21 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
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| Publication number | Publication date |
|---|---|
| KR20040046314A (en) | 2004-06-05 |
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| E701 | Decision to grant or registration of patent right | ||
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| FPAY | Annual fee payment |
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|
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