KR100463492B1 - 상호 접속 구조 - Google Patents

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KR100463492B1
KR100463492B1 KR10-2001-7014357A KR20017014357A KR100463492B1 KR 100463492 B1 KR100463492 B1 KR 100463492B1 KR 20017014357 A KR20017014357 A KR 20017014357A KR 100463492 B1 KR100463492 B1 KR 100463492B1
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나이헨리
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명에 따른 구조는 구리층(1), 배리어층(10), AlCu층(9), 패드 제한층(7)을 포함하고, 상기 AlCu층과 배리어층은 구리층과 패드 제한층 사이에 개재되어 있다.

Description

상호 접속 구조{ROBUST INTERCONNECT STRUCTURE}
구리는 종래의 알루미늄 또는 알루미늄 합금 상호 접속부에 비해 저항율이 더 낮고 일렉트로마이그레이션 장애(electromigration failure) 정도가 적기 때문에, 반도체 소자에서 상호 접속부로서 구리를 사용하는 것에 대한 관심이 지속적으로 증대되고 있다.
그러나, 구리는 상호 접속 금속부(interconnect metallurgy)에 사용될 때 이산화규소와 같은 주변의 유전 물질 내로 확산하는 경향이 있기 때문에, 구리에 대해 캐핑 처리(capping)를 하는 것은 필수적이다. 캐핑 처리에 의해 상기 확산을 방지한다. 널리 제안된 캐핑 방법 중 하나는 구리 상호 접속부의 측벽 및 바닥면을 따라 전도성 배리어층을 채용하는 것을 포함한다. 전형적인 배리어층은 탄탈륨 또는 티탄이다. 구리 상호 접속부의 상부면을 캐핑 처리하는 데에는 보통 질화규소가 채용된다.
그러나, 질화규소는 여러 가지 접착 처리(adhesion treatments)에도 불구하고 구리 표면에 대해 강한 접착성을 나타내지 않는다. 따라서, 질화규소와 구리의 계면은 기계적 부하 상태 하에서 박리되기가 쉽다.
예를 들면, 패키지의 신뢰성을 확보하기 위하여, 제품이 겪게 되는 기계적 응력을 견뎌낼 수 있도록 하기 위해서는 C4(controlled collapse chip connection)의 구조적 완전성이 확실해야 한다. 구리 상호 접속부 상의 C4 패드에 대한 최근의 연구는 C4의 구조적 완전성이 비교적 취약하다는 것을 밝혀 내었다. 위에 놓이는 질화규소 캡이 본질적으로 비교적 약하게 구리에 접착되기 때문에, 재가공 및 번인(rework and burn-in) 작업 중에 파손이 일어났다.
본 발명은 금속 상호 접속에 관한 것으로서, 보다 구체적으로는 견고한 구리 상호 접속 구조에 관한 것이다. 본 발명은 특히 패키지용 VLSI 및 ULSI 구리 상호 접속에 그 특별한 용도가 있다.
도 1은 C4가 Cu BEOL 위에 있는 종래 기술에 따른 구조의 개략도이다.
도 2는 C4가 Cu BEOL 위에 있는 본 발명에 따른 구조의 개략도이다.
본 발명의 한 가지 양태에 따르면, 구리층, 배리어층, AlCu층, 패드 제한층(pad limiting layer)을 포함하는 구조가 제공되는데, 상기 AlCu층과 배리어층은 상기 구리층과 패드 제한층 사이에 개재되고, 상기 배리어층은 구리층과 AlCu층 사이에 배치되어 구리층과 패드 제한층을 서로 견고하게 접속시킨다.본 발명의 실시 형태는 구리 BEOL 위의 C4를 포함하는 구리 상호 접속부의 구조적 완전성을 개선한다. 본 발명은 기계적 응력에 대해 견고한 상호 접속을 제공한다. 상기 구리층은 그 두께가 약 3.0 ㎛ 내지 약 2 ㎛일 수 있다.
보다 구체적으로 설명하면, 본 발명의 구조는 구리층, 패드 제한층, 구리층과 패드 제한층 사이에 개재되는 AlCu층 및 배리어층을 포함한다.
본 발명의 실시 형태는 구리층, 이 구리층 위에 배치되고 구리층의 일부를 노출시키는 비아(via)가 있는 유전체 절연층(layer of dielectric isolation), 상기 비아 내에 그리고 구리층 위에 배치되는 배리어층, 이 배리어층 위에 배치되는 AlCu층, 이 AlCu층 위에 배치되는 패드 제한층을 포함하는 상호 접속 구조에 관한 것이기도 하다.
상기 배리어층은 상기 유전체층의 일부와 겹쳐질 수도 있다.상기 구리층은 두께가 약 0.3 ㎛ 내지 약 2 ㎛일 수도 있다.캐핑층은 질화규소로 이루어질 수도 있다.상기 캐핑층은 두께가 약 100Å 내지 약 1000Å일 수 있다.상기 C4 컨택트 범프는 Sn-Pb 솔더일 수 있다.패시베이션층(passivation layer)은 이산화규소, 질화규소, 산질화규소 및 이들의 조합으로 구성된 군(群)으로부터 선택할 수 있다.상기 패시베이션층은 두께가 약 1000Å 내지 약 9000Å이다.상기 유전체는 폴리이미드일 수 있다.상기 패드 제한층은 질화티탄, 구리, 금, 티탄 텅스텐, 크롬 및 이들의 조합으로 구성된 군으로부터의 적어도 하나의 구성원으로부터 선택할 수 있다.상기 패드 제한층은 TiW층, 이에 후속하는 CrCu층, 이에 후속하는 Cu층을 포함할 수 있다.당업자라면 본 발명의 다른 목적 및 이점을 다음의 상세한 설명을 통해 쉽게 이해할 것이며, 그 상세한 설명에는 단지 본 발명을 실행하도록 안출된 최적의 모드를 예시하여 본 발명의 바람직한 실시 형태만을 도시 및 설명하고 있다. 알 수 있는 바와 같이, 본 발명의 범위를 벗어나는 일이 없이, 본 발명은 상이한 다른 실시 형태가 가능하고, 그 세부적인 사항들은 여러 가지 명백한 관점에서 변형이 가능하다. 따라서, 이하의 상세한 내용들은 단지 예시적인 것으로 생각해야 하며, 제한적인 것이 아니다.
본 발명의 이해를 쉽게 하기 위해, 도면을 참조한다.
특히, 도 1은 C4가 Cu BEOL 위에 있는 종래 기술에 따른 구조의 개략도로서, 구리 패드(1)가 컨덕터(2)에 접속되어 있고 절연 영역(3)을 통과하는 개구 또는 비아 내에 있다. 통상적으로, 배리어층 또는 라이너층(도시 생략)이 컨덕터(2)와 절연 영역(3) 사이에서, 구리 패드의 측면 및 바닥에 제공된다.
절연 영역(3)은 통상적으로 이산화규소이다. 상기 구리층은 통상, 그 두께가 약 0.3 ㎛ 내지 약 2 ㎛이고, 보다 통상적으로는 약 0.5 ㎛ 내지 약 1.2 ㎛이다.
상기 구리층 위에는 질화규소와 같은 캐핑층(4)이 제공된다. 질화규소의 경우에, 캐핑층은 공지의 플라즈마 강화 화학 증착 공정(PECVD)에 의해 증착될 수 있다. 이러한 공정은 플라즈마의 존재 하에서, 실란(silane)과 같은 규소 함유 가스종(種)과, 암모니아 및/또는 질소와 같은 질소 함유 가스종을 도입하는 것을 포함한다. 다른 규소 함유 가스종으로는 디실란, 디클로로실란 및 테트라에틸오쏘실리케이트 등이 있다. 다른 질소 함유 가스종으로는 헥사메틸디실란(hexamethyl disilane)이 있다. 질화 규소의 증착은 보통, 약 300℃ 내지 약 450℃, 보다 통상적으로는 약 350℃ 내지 약 400℃의 온도에서 수행된다. 캐핑층(4)은 두께가 보통 약 100Å 내지 약 20,000Å이고, 질화규소인 경우 보다 통상적으로 약 100Å 내지 약 1000Å이며, 질화규소인 경우 약 350Å 내지 약 700Å인 것이 훨씬 더 통상적이다.
캐핑층(4)에는 비아 또는 개구가 있어, 후속하는 C4 패드로의 상호 접속을 위한 액서스(access)를 제공한다.
캐핑층(4)의 상단에는 패시베이션층(5)이 제공된다. 패시베이션층(5)에도 개구 또는 비아가 있어 후속하는 C4 패드와의 상호 접속을 위한 액서스를 제공한다. 패시베이션층(5)은 통상 이산화규소, 질화규소, 산질화규소 또는 이들의 조합이다. 이산화규소인 경우에, 패시베이션층(5)은 PECVD와 같은 공지의 기술을 이용하여 증착할 수 있다. 바람직한 패시베이션층(5)은 이산화규소층과 그에 이은 질화규소층의 조합이다. 통상적으로, 패시베이션층(5)의 두께는 약 1000Å 내지 약 9000Å이다.
패시베이션층(5) 위에는 유전체층(6)이 제공된다. 유전체층(6)에도 개구 또는 비아가 있어 후속하는 C4 패드와의 상호 접속을 위한 액서스를 제공한다.
바람직한 유전체층(6)은 폴리이미드이다. 적당한 폴리이미드로는 폴리에스테르이미드, 폴리이미드-이미드-에스테르, 폴리이미드-이미드, 폴리실록산이미드 (polysiloxaneimides)와 같이, 개질(改質)된 폴리이미드, 개질되지 않은 폴리이미드 및 그 밖의 혼합 폴리이미드가 있다. 이러한 것들은 당업계에 공지되어 있고 따라서, 본 명세서에서는 상세하게 설명할 필요가 없다. 유전체층(6)은 통상, 폴리이미드 전구 물질을 코팅한 후 가열에 의해 경화된 폴리이미드로 전환시킴으로써 제공된다. 상업적으로 이용 가능한 폴리이미드 전구 물질[폴리아믹산(polyamic acid)] 또는 여러 가지 폴리이미드 전구 물질은 듀퐁사에서 Pyralin이라는 상표명으로 판매하고 있다. 이들 폴리이미드 전구 물질은 PI-2555, PI-2545, PI-2560, PI-5878, PIH-61454, PI-2540 이라는 상표명으로 시판중인 것을 비롯하여 여러 등급이 있다. 이들 중 몇몇은 피로멜레틱산 이무수물-옥시디아니린(pyromelletic dianhydride-oxydianiline;PMDA-ODA) 폴리이미드 전구 물질이다.
유전체층(6)은 그 두께가 통상 약 0.4 미크론 내지 약 5 미크론이고, 보다 통상적으로는 약 10,000Å 내지 약 40,000Å이다.
현재 실시되고 있는 분야에서, 구리 패드(1)의 상단에는 패드 제한 금속부(pad-limiting metallurgy)층(7)이 배치된다. 이 층(7)은 또한 캐핑층(4), 패시베이션층(5) 및 유전체층(6)의 개구의 측벽에도 존재한다.
패드 제한 금속부층(7)은 통상 질화티탄, 구리, 금, 티탄 텅스텐, 크롬이고, 이들은 본 명세서에 그 내용이 참고로 인용되어 있는 미국 특허 제4,434,434호 또는 미국 특허 제5,629,564호에 개시되어 있는 것과 같이 하여 증착될 수 있다. 통상, 상기 패드 제한 금속부층에는 층들의 조합이 이용되는데, 특별한 조합으로는 TiW층과 이에 CrCu와 Cu가 후속되는 층들의 조합이 있다. 상기 TiW층은 그 두께가 통상 약 250Å 내지 약 2000Å이다. 상기 CrCu층은 그 두께가 통상 100Å 내지 약 2000Å이다. 상기 Cu층은 두께가 통상 약 1000Å 내지 20,000Å이다. 인시튜 스퍼터 세정(in-situ sputter clean)은 통상 제1 금속의 증착 이전에 실시한다.
도금된 C4 패드 또는 범프 구조(8)가 유전체층(6), 패시베이션층(5), 캐핑층(4)의 개구 또는 비아를 통해 패드 제한층(7)에 직접 접속된다.
C4 컨택트 범프 구조(8)는 대부분 Pb-Sn 솔더이고, 기판과의 상호 접속을 이루도록 집적 회로 칩 상에 제공된다. 상기 컨택트 범프 구조(8)는 통상 접착을 강화하기 위해 상기 패드 제한층(7) 상에 적층된다. 상기 C4 범프는 집적 회로 칩 위로 약 0.100 밀리미터 만큼 연장되고, 집적 회로 칩의 상측면의 평면과 평행한 단면이 둥글거나 원형이며, 그 측부로부터 상기 범프의 상단면까지 만곡되고, 여기서 기판에 의해 지지되는 다른 전극과의 상호 접속이 이루어진다.
칩 풀 재가공(chip pull rework) 또는 포스트 번인(post-burn-in) 중에, 구리 패드(1) 위의 캐핑층(4)에 수직력 또는 전단력이 가해진다. 접착의 정도가 부족하기 때문에, 상기 캐핑층은 균열이 생길 수 있고 구리 표면으로부터 박리될 수 있다. 이러한 장애 모드는 멀티칩 모듈 용례 및 일부 단일 칩 용도에 대한 구리 상호 접속 기술의 신뢰성을 저하시킨다.
본 발명에 따라, 도 2에 예시된 바와 같이, AlCu층(9)과 배리어층(10)이 구리층(1)과 패드 제한층(7) 사이에 제공된다. 상기 AlCu층은 통상적으로, 약 96 원자% 내지 약 99.5 원자%의 Al과, 이에 대응하여 약 4 원자% 내지 약 0.5 원자%의 Cu를 함유한다. AlCu층(9)은 통상적으로 약 0.5 미크론 내지 약 1.2 미크론이다. 그 층은 공지의 스퍼터링 기술을 이용하여 도포될 수 있다.
배리어층(10)은 통상적으로, 티탄, 질화티탄, 탄탈륨 또는 질화탄탈륨 또는 이들의 혼합물, 조합 또는 합금이다. 또한, 종종 이들 배리어층들의 조합이 채용되는데, 특별한 조합으로는 TaN과 이에 Ti와 TiN이 후속되는 층들의 조합이 있다. 상기 TaN층은 통상 두께가 약 50Å 내지 약 1000Å이다. 상기 Ti층은 두께가 200Å 내지 700Å이다. 상기 TiN층은 두께가 200Å 내지 700Å이다. 인시튜 스퍼터 세정은 통상 제1 금속의 증착 이전에 실시한다.
본 발명의 바람직한 양태에 따르면, AlCu층(9)과 배리어층(10)은 패시베이션층(5) 위로 연장되어 그 층 위에 겹쳐진다. 또한, 그 층의 폭은 구리층(1)의 폭과 실질상 동일한 것이 바람직하다.
또한, 바람직한 구성에 있어서, 유전체층(6)은 AlCu층(9)의 겹쳐진 부분 위에 겹쳐지고, 패드 제한층(7)은 유전체층(6)의 일부와 겹쳐진다.
상기 AlCu층과 배리어층은 구리를 C4 패드에 견고하게 상호 접속시킨다. 인장 당김 시험을 실시한 바에 따르면, 본 발명에 따른 구조는 도 1에 도시된 것과 같은 종래 구조의 경우에 50~70%이던 결함율이 본 발명의 구조의 경우 0%로 줄어든 것으로 확인되었다.
본 발명의 전술한 내용은 본 발명을 예시하고 설명하기 위한 것이다. 또한, 상기 개시된 내용은 본 발명의 바람직한 실시 형태만을 나타내고 설명하지만, 전술한 바와 같이, 본 발명은 여러 가지 다른 조합, 변형 및 환경에서 사용될 수 있고, 전술한 교시 및/또는 기술 또는 관련 기술의 지식과 등가를 이루는 본 명세서에 표현된 진보적 개념의 범위 내에서 변화 또는 변형할 수 있다는 것을 이해하여야 한다. 전술한 실시 형태는 또한, 본 발명을 실시하는 공지된 최적의 양식을 설명하기 위한 것이며, 또 당업자가 본 발명을 그와 같이 또는 다른 실시 형태로, 본 발명의 특별한 용례 또는 용도에 의해 요구되는 여러 가지 변형 형태로 실시할 수 있도록 하기 위한 것이다. 따라서, 전술한 내용은 본 발명을 상기 개시된 형태로 한정하는 것으로 의도되어서는 안된다.

Claims (37)

  1. 구리층, 배리어층, AlCu층 및 패드 제한층을 포함하고, 상기 AlCu층과 배리어층은 상기 구리층과 패드 제한층 사이에 개재되고, 상기 배리어층은 구리층과 AlCu층 사이에 배치되는 것인 구조.
  2. 제1항에 있어서, 상기 구리층은 두께가 0.3 ㎛ 내지 2 ㎛인 것인 구조.
  3. 제1항에 있어서, 상기 AlCu층은 96 원자% 내지 99.5 원자%의 Al을 함유하는 것인 구조.
  4. 제1항에 있어서, 상기 AlCu층은 두께가 0.5 미크론 내지 1.2 미크론인 것인 구조.
  5. 제1항에 있어서, 상기 배리어층은 티탄, 탄탈륨, 이들의 질화물, 이들의 혼합물, 이들의 조합 및 이들의 합금으로 이루어지는 군(郡)으로부터 선택되는 것인 구조.
  6. 제1항에 있어서, 상기 배리어층은 두께가 50 Å 내지 1000 Å인 것인 구조.
  7. 제1항에 있어서, 상기 배리어층은 TaN층, Ti층, TiN층의 조합인 것인 구조.
  8. 제7항에 있어서, 상기 TiN층은 두께가 200 Å 내지 700 Å이고, 상기 Ti층은 두께가 200 Å 내지 700 Å이며, 상기 TaN층은 두께가 50 Å 내지 1000 Å인 것인 구조.
  9. 구리층, 이 구리층 위에 놓이고 구리층의 일부를 노출시키는 비아(via)가 있는 절연층, 상기 비아 내에 그리고 상기 구리층 위에 놓이는 배리어층, 상기 비아 내에 그리고 상기 배리어층 위에 놓이는 AlCu층, 이 AlCu층 위에 놓이는 패드 제한층을 포함하는 상호 접속 구조.
  10. 제9항에 있어서, 상기 패드 제한층과 접촉하는 C4(controlled collapse chip connection) 컨택트 범프를 더 포함하는 상호 접속 구조.
  11. 제9항에 있어서, 상기 절연층 위에 놓이고 상기 절연층 내의 비아와 일치하는 비아가 있는 패시베이션층(passivation layer)을 더 포함하는 상호 접속 구조.
  12. 제11항에 있어서, 상기 AlCu층은 상기 패시베이션층 위로 연장되고 그 층 위에 겹쳐지는 것인 상호 접속 구조.
  13. 제12항에 있어서, 상기 배리어층은 상기 패시베이션층 위로 연장되고 그 층 위에 겹쳐지는 것인 상호 접속 구조.
  14. 제13항에 있어서, 상기 배리어층의 폭은 상기 구리층의 폭과 동일한 것인 상호 접속 구조.
  15. 제12항에 있어서, 상기 AlCu층의 폭은 상기 구리층의 폭과 동일한 것인 상호 접속 구조.
  16. 제15항에 있어서, 상기 패시베이션층 위에 놓이는 유전체층을 더 포함하는 상호 접속 구조.
  17. 제16항에 있어서, 상기 유전체층은 상기 패시베이션층 위에 겹쳐지는 것인 상기 AlCu층의 부분 위에 겹쳐지는 것인 상호 접속 구조.
  18. 제16항에 있어서, 상기 패드 제한층은 상기 유전체층 위에 겹쳐지는 것인 상호 접속 구조.
  19. 제17항에 있어서, 상기 배리어층은 상기 유전체층의 일부분 위에 겹쳐지는 것인 상호 접속 구조.
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  27. 제9항에 있어서, 상기 절연층은 질화규소로 이루어진 것인 상호 접속 구조.
  28. 제27항에 있어서, 상기 절연층은 두께가 100 Å 내지 1000 Å인 것인 상호 접속 구조.
  29. 제10항에 있어서, 상기 C4 컨택트 범프는 Sn-Pb 솔더인 것인 상호 접속 구조.
  30. 제11항에 있어서, 상기 패시베이션층은 이산화규소, 질화규소, 산질화규소 및 이들의 조합으로 구성되는 군으로부터 선택되는 것인 상호 접속 구조.
  31. 제27항에 있어서, 상기 패시베이션층은 두께가 1000 Å 내지 9000 Å인 것인 상호 접속 구조.
  32. 제16항에 있어서, 상기 유전체층은 폴리이미드인 것인 상호 접속 구조.
  33. 제1항에 있어서, 상기 패드 제한층은 질화티탄, 구리, 금, 티타늄 텅스텐, 크롬 및 이들의 조합으로 구성되는 군으로부터의 적어도 하나의 구성원으로부터 선택되는 것인 구조.
  34. 제1항에 있어서, 상기 패드 제한층은 TiW층, 이 층에 후속하는 CrCu층, 이 층에 후속하는 Cu층을 포함하는 것인 구조.
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  37. 제11항에 있어서, 상기 패시베이션층 위에 놓이는 유전체층을 더 포함하는 상호 접속 구조.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187680B1 (en) * 1998-10-07 2001-02-13 International Business Machines Corporation Method/structure for creating aluminum wirebound pad on copper BEOL
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US6387793B1 (en) 2000-03-09 2002-05-14 Hrl Laboratories, Llc Method for manufacturing precision electroplated solder bumps
JP3651765B2 (ja) * 2000-03-27 2005-05-25 株式会社東芝 半導体装置
US6551931B1 (en) * 2000-11-07 2003-04-22 International Business Machines Corporation Method to selectively cap interconnects with indium or tin bronzes and/or oxides thereof and the interconnect so capped
US20030116845A1 (en) * 2001-12-21 2003-06-26 Bojkov Christo P. Waferlevel method for direct bumping on copper pads in integrated circuits
JP3759909B2 (ja) * 2002-02-22 2006-03-29 松下電器産業株式会社 半導体装置及びその製造方法
US20030227091A1 (en) * 2002-06-06 2003-12-11 Nishant Sinha Plating metal caps on conductive interconnect for wirebonding
US6875693B1 (en) * 2003-03-26 2005-04-05 Lsi Logic Corporation Via and metal line interface capable of reducing the incidence of electro-migration induced voids
US6835580B1 (en) * 2003-06-26 2004-12-28 Semiconductor Components Industries, L.L.C. Direct chip attach structure and method
US6951775B2 (en) * 2003-06-28 2005-10-04 International Business Machines Corporation Method for forming interconnects on thin wafers
US20050098605A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Apparatus and method for low pressure wirebond
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
KR100605315B1 (ko) 2004-07-30 2006-07-28 삼성전자주식회사 집적회로 칩의 입출력 패드 구조
JP2006120677A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 配線基板の接続端子構造
US7282433B2 (en) * 2005-01-10 2007-10-16 Micron Technology, Inc. Interconnect structures with bond-pads and methods of forming bump sites on bond-pads
US20100117231A1 (en) * 2006-08-30 2010-05-13 Dennis Lang Reliable wafer-level chip-scale solder bump structure
JP2008159948A (ja) * 2006-12-25 2008-07-10 Rohm Co Ltd 半導体装置
US20080157382A1 (en) * 2006-12-28 2008-07-03 Chinthakindi Anil K Direct termination of a wiring metal in a semiconductor device
US7935408B2 (en) * 2007-10-26 2011-05-03 International Business Machines Corporation Substrate anchor structure and method
JP5627835B2 (ja) * 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
US7868453B2 (en) * 2008-02-15 2011-01-11 International Business Machines Corporation Solder interconnect pads with current spreading layers
CN101630667A (zh) * 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和系统
US7851346B2 (en) * 2008-07-21 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding metallurgy for three-dimensional interconnect
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
JP5316261B2 (ja) * 2009-06-30 2013-10-16 富士通株式会社 マルチチップモジュールおよびプリント基板ユニット並びに電子機器
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
US9214385B2 (en) 2009-12-17 2015-12-15 Globalfoundries Inc. Semiconductor device including passivation layer encapsulant
US8446006B2 (en) 2009-12-17 2013-05-21 International Business Machines Corporation Structures and methods to reduce maximum current density in a solder ball
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US20120326299A1 (en) * 2011-06-24 2012-12-27 Topacio Roden R Semiconductor chip with dual polymer film interconnect structures
CN104051323B (zh) * 2013-03-13 2017-12-29 中芯国际集成电路制造(上海)有限公司 一种半导体封装结构及其制备方法
CN104241146B (zh) * 2013-06-09 2017-10-31 中芯国际集成电路制造(上海)有限公司 金属垫的形成方法及半导体结构
US10002834B2 (en) * 2015-03-11 2018-06-19 Applied Materials, Inc. Method and apparatus for protecting metal interconnect from halogen based precursors
CN106505031B (zh) * 2015-09-07 2019-12-31 中芯国际集成电路制造(上海)有限公司 一种铜互连结构的制作方法、铜互连结构及电子装置
US10461026B2 (en) 2016-06-30 2019-10-29 International Business Machines Corporation Techniques to improve reliability in Cu interconnects using Cu intermetallics
US10535698B2 (en) * 2017-11-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with pad structure
JP7430481B2 (ja) * 2018-05-31 2024-02-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4434434A (en) * 1981-03-30 1984-02-28 International Business Machines Corporation Solder mound formation on substrates
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
US5545927A (en) * 1995-05-12 1996-08-13 International Business Machines Corporation Capped copper electrical interconnects
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US5785236A (en) * 1995-11-29 1998-07-28 Advanced Micro Devices, Inc. Advanced copper interconnect system that is compatible with existing IC wire bonding technology
US5731624A (en) * 1996-06-28 1998-03-24 International Business Machines Corporation Integrated pad and fuse structure for planar copper metallurgy
US6020640A (en) * 1996-12-19 2000-02-01 Texas Instruments Incorporated Thick plated interconnect and associated auxillary interconnect
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法

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