KR100457265B1 - 자기저항 메모리 내 셀 저항을 평가하기 위한 장치 - Google Patents

자기저항 메모리 내 셀 저항을 평가하기 위한 장치 Download PDF

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Abstract

본 발명은 MRAM용 평가 회로에 관한 것이다. 상기 평가 회로는 2 개의 인접한 기준 셀과 함께 평가 정확도를 향상시키기 위한 간단한 방법을 제공한다.

Description

자기저항 메모리 내 셀 저항을 평가하기 위한 장치{DEVICE FOR WEIGHTING THE CELL RESISTANCES IN A MAGNETORESISTIVE MEMORY}
상기 장치는 US-Patent 5,173,873, 특히 도 4에 공지되어있으며, 열마다 단 하나의 기준 셀이 메모리 셀의 평가를 위해 사용되고, 그로 인해 평가가 신속하게 적은 전력 손실로 수행된다.
제조 허용오차로 인해 전체 메모리 셀 필드에 걸쳐 셀 저항이 일정하지 않고, 특히 큰 메모리 셀 필드의 경우 저장된 정보의 변동에 의해 메모리 셀의 상대적 저항 변동이 적기 때문에 쉽게 오평가가 발생한다.
본 발명은 기준 셀을 이용하여 자기저항 메모리 셀의 자기적으로 변동 가능한 전기 저항을 평가하기 위한 장치에 관한 것이다. 상기 메모리 셀은 일반적으로 연자성층 및 강자성층을 가지며, 상기 층들은 도전성을 나타내고 터널 산화막에 의해 서로 분리된다. 이 때 터널링 가능성 및 그에 따른 전기 저항은 상기 두 층의 분극 방향에 따라 좌우된다.
도면은 자기저항 메모리의 하나의 셀 필드의 단면도로서, 비트라인(y+4...y...y-6) 및 워드라인(x-2...x...x+3)의 매트릭스형 배열을 나타낸다.
본 발명의 목적은, 가능한 한 추가 비용이 적게 들고, 특히 크기가 큰 MRAM의 경우 가능한 한 높은 평가 안전도가 달성되는, 자기저항 메모리(MRAM) 내 셀 저항을 평가하기 위한 장치를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 제 1항의 특징부에 의해 달성된다. 본 발명의 바람직한 실시예는 종속항 제 2항에 제시되어있다.
본 발명에 따르면, 셀 필드 내에 예컨대 규칙적인 간격을 두고 기준 셀로 이루어진 행들이 제공되고, 각각의 셀 저항은 각각 인접한 2 개의 기준 셀 저항의 평균값과 비교되며, 이와 같은 방식으로 2개 그룹의 셀 저항의 각각의 그룹은 하나의 기준 셀 저항과 비교된다.
하기에는 본 발명의 바람직한 실시예가 도면을 참고로 더 자세히 설명된다.
각각의 비트라인과 워드라인 사이에는 자기저항 메모리 셀의 저항이 존재하며, 상기 저항은 통상 서로 적층 배치되어 터널 산화막에 의해 분리된 연자성 영역 및 강자성 영역으로 구성된다. 도시된 셀 필드에서는 예컨대 비트라인(y+3)에 연결된 모든 셀 저항 및 비트라인(y-4)에 연결된 모든 셀 저항이 기준 셀 저항을 형성하고, 여기서는 나머지 셀 저항들에 비해 더 두껍게 도시된다. 선택된 워드라인(x)과 선택된 비트라인(y) 사이에는 셀 저항(R)이 놓이고, 동일한 워드라인과 인접한 2 개의 기준 비트라인(y+3 및 y-4) 사이에는 기준 셀 저항(RR1 및 RR2)이 놓인다. 여기서는 워드라인의 선택 내지는 어드레싱이 전환 스위치(US-2...US+3)에 의해 이루어지고, 상기 전환 스위치(US-2...US+3)는 차례로 워드라인들(x-2...x...x+3)에 연결되며, 상기 전환 스위치(US-2...US+3)를 통해 각각 하나의 워드라인, 여기서는 워드라인 x가 워드라인 전압(VWL)에 연결되고, 다른 워드라인들에는 기준 전위(GND)가 인가된다. 상기 기준 비트라인, 예컨대 (y+3) 및 (y-4)은 스위치, 예컨대 (S+3) 및 (S-4)을 통해 공통의 기준 라인(RL)에 접속되는데, 그 이유는 상기 기준 비트라인이 어드레싱된 셀 저항(R)에 가장 인접하기 때문이다. 선택된 비트라인(y)은 스위치(S)에 의해 공통의 라인(L)에 접속된다. 상기 워드라인(x)에 연결된 모든 셀 저항이 아니라, 어드레싱된 비트라인(y)에 연결된 셀 저항(R)만 공통 라인(L)에 접속되기 위해, 정규 비트라인 및 공통의 라인(L)에 연결된 모든 추가 스위치, 예컨대 (S-6) 및 (S-5)가 개방된 채로 유지된다. 상기 기준 셀 저항(RR1 및 RR2)은 저항(RG2)에 의해 피드백되는 연산 증폭기(OP2)와 함께 반전 합산 증폭기를 형성하며, 상기 반전 합산 증폭기의 출력부에는 상기 2개의 셀 저항(RR1 및 RR2)의 평균값에 따라 좌우되는 전압이 공급된다. 상기 셀 저항(R)은 저항(RG1)에 의해 피드백되는 연산 증폭기(OP1)와 함께 마찬가지로 반전 전압 증폭기를 형성하며, 이 때 피드백 저항(RG1)은 상기 연산 증폭기(OP2)의 피드백 저항(RG2)의 2 배의 값을 갖는다. 따라서 합산 증폭기의 기준 신호와 필적할만한 신호가 발생하며, 이 경우 물론 2 개의 기준 셀 저항을 통해서 단일 저항에 의해 공급되는 전류보다 2 배 더 많은 전류가 공급된다. 반전 합산 증폭기(OP2)의 출력 전압은 비교기(COMP)의 반전 입력부에 전달되고, 상기 반전 증폭기(OP1)의 출력 전압은 비교기(COMP)의 비반전 입력부에 전달되며, 상기 비교기의 출력부에서는 각각의 셀 저항에 따라 좌우되는 평가 신호(VOUT)가 발생한다. 이러한 회로배선을 통해 바람직하게는 통상의 비교기가 사용될 수 있다.
정규 비트라인과 기준 비트라인의 개수의 비율은 파라미터 변동 및 상대적 저항 변동에 상응하게 선택될 수 있기 때문에 오평가가 일어나지 않는다. 상기 실시예에서는 각각 8 개의 비트라인이 1 개의 기준 비트라인을 나타낸다.
상기 실시예의 바람직한 형태에서는 추가로 제 1 전류 싱크(I2) 및 추가 전류 싱크(I1)가 존재하며, 이 때 각각의 기준 셀 저항과 합산 증폭기의 피드백 저항(RG2) 사이의 연결 노드가 제 1 전류 싱크(I2)를 통해 기준 전위(GND)에 연결되고, 및 각각의 어드레싱된 셀 저항(R)과 2 배의 증폭을 수행하는 증폭기의 추가의 피드백 저항(RG1) 사이의 연결 노드는 추가 전류 싱크(I1)를 통해 기준 전위에 연결되며, 이 때 상기 전류 싱크(I2)는 추가 전류 싱크(I1)의 2 배의 전류를 갖는다. 이와 같은 조치는 평가 과정동안 하나의 유효 작업점에서 2 개의 연산 증폭기(OP1및 OP2)를 동작시키기 위해, 즉 적은 DC-오프셋-출력 전압으로 동작시키기 위해 사용된다. 이를 위해서는 조건 "I1 = VWL/R"이 충족되어야 하며, 이 경우에는 상기 저항(R) 및 전류원(I1)에 의해서 내지는 기준 저항(RR1 및 RR2) 및 전류원(I2)에 의해서 각각 반대 부호를 갖는 전류가 상응하는 공통 노드로 공급되어야 한다.

Claims (2)

  1. 자기저항 메모리로서,
    공통 워드라인 전압(VWL)을 출력하는 공통 워드라인 전압원;
    비트라인;
    상기 비트라인과 교차하는 워드라인;
    상기 비트라인과 상기 워드라인에 연결된 셀 저항(R)을 갖는 다수의 메모리 셀 및 상기 비트라인과 상기 워드라인에 연결된 기준 셀 저항(RR1, RR2)을 갖는 다수의 기준 셀을 포함하며, 개별 셀 저항을 평가하기 위해 각각의 경우 상기 개별 셀 저항(R)과 인접한 2 개의 기준 셀 저항(RR1, RR2) 및 상기 기준 셀이 상기 공통 워드라인 전압(VWL)에 동시에 연결되도록 구성된 메모리 셀 어레이 - 상기 개별 셀 저항에 연결된 개별 비트라인(y)은 상기 개별 셀 저항(R)을 통해 공통 워드라인 전압(VWL)에 연결되며, 상응하게 상기 2 개의 기준 셀 저항(RR1, RR2)중 하나에 각각 연결된 2 개의 비트라인(y+3, y-4)이 상기 2 개의 기준 셀 저항(RR1, RR2)을 통해 상기 공통 워드라인 전압(VWL)에 동시에 연결됨 -;
    상기 2 개의 기준 셀 저항과 함께, 출력을 가진 합산 증폭기를 형성하는 제 1 피드백 증폭기(OP2, RG2);
    상기 개별 셀 저항과 함께, 출력을 가지며 상기 합산 증폭기와 동일한 증폭율을 가진 증폭기를 형성하는 제 2 피드백 증폭기(OP1, RG1); 및
    상기 합산 증폭기의 출력부에 연결된 제 1 입력부 및 상기 증폭기의 출력부가 연결된 제 2 입력부를 포함하는 비교기 - 상기 비교기는 상기 개별 셀 저항에 따라 좌우되는 평가 신호(VOUT)를 공급하는 출력부를 가짐 - 를 포함하는 자기저항 메모리.
  2. 제 1항에 있어서,
    상기 개별 기준 셀 저항과 상기 합산 증폭기의 피드백 저항(RG2) 사이의 연결 노드는 제 1 전류 싱크(I2)를 통해 기준 전위(GND)에 연결되고, 상기 개별 셀 저항(R)과 2 배의 증폭을 수행하는 증폭기의 추가의 피드백 저항(RG1) 사이의 연결 노드는 추가 전류 싱크(I1)를 통해 기준 전위에 연결되며, 상기 전류 싱크(I2)는 상기 추가 전류 싱크(I1)의 2 배의 전류를 가지고, 상기 추가 전류 싱크의 전류는 상기 셀 저항(R)의 값으로 분할되어 상기 공통 워드라인 전압(VWL)의 값과 일치하는 것을 특징으로 하는 자기저항 메모리.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
JP4577334B2 (ja) * 2000-11-27 2010-11-10 株式会社日立製作所 半導体装置
US6392923B1 (en) * 2001-02-27 2002-05-21 Motorola, Inc. Magnetoresistive midpoint generator and method
JP5355666B2 (ja) * 2001-04-26 2013-11-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
DE10149737A1 (de) 2001-10-09 2003-04-24 Infineon Technologies Ag Halbleiterspeicher mit sich kreuzenden Wort- und Bitleitungen, an denen magnetoresistive Speicherzellen angeordnet sind
DE60227907D1 (de) * 2001-12-21 2008-09-11 Toshiba Kk Magnetischer Direktzugriffsspeicher
US6839269B2 (en) 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
US6512689B1 (en) * 2002-01-18 2003-01-28 Motorola, Inc. MRAM without isolation devices
JP2003242771A (ja) 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
JP4049604B2 (ja) * 2002-04-03 2008-02-20 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
KR100448853B1 (ko) 2002-05-20 2004-09-18 주식회사 하이닉스반도체 마그네틱 램
KR100506932B1 (ko) * 2002-12-10 2005-08-09 삼성전자주식회사 기준 셀들을 갖는 자기 램 소자 및 그 구조체
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
WO2005086170A1 (ja) * 2004-03-05 2005-09-15 Nec Corporation トグル型磁気ランダムアクセスメモリ
US7203112B2 (en) * 2004-08-05 2007-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple stage method and system for sensing outputs from memory cells
DE102004045219B4 (de) * 2004-09-17 2011-07-28 Qimonda AG, 81739 Anordnung und Verfahren zum Auslesen von Widerstandsspeicherzellen
US7286429B1 (en) 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
US8693238B2 (en) 2006-08-07 2014-04-08 Nec Corporation MRAM having variable word line drive potential
KR101109555B1 (ko) * 2010-06-16 2012-01-31 이화여자대학교 산학협력단 불휘발성 메모리 장치 및 그것의 읽기 방법
WO2012030320A1 (en) 2010-08-30 2012-03-08 Hewlett-Packard Development Company, L.P. Multilayer memory array
US9466030B2 (en) 2012-08-30 2016-10-11 International Business Machines Corporation Implementing stochastic networks using magnetic tunnel junctions

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939693A (en) * 1989-02-14 1990-07-03 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
US5173873A (en) * 1990-06-28 1992-12-22 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration High speed magneto-resistive random access memory
US5493533A (en) * 1994-09-28 1996-02-20 Atmel Corporation Dual differential trans-impedance sense amplifier and method
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
DE19744095A1 (de) * 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
DE10010457A1 (de) * 2000-03-03 2001-09-20 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
JP3800925B2 (ja) * 2000-05-15 2006-07-26 日本電気株式会社 磁気ランダムアクセスメモリ回路
DE10032274A1 (de) * 2000-07-03 2002-01-24 Infineon Technologies Ag Integrierte Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
US6767655B2 (en) * 2000-08-21 2004-07-27 Matsushita Electric Industrial Co., Ltd. Magneto-resistive element

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Publication number Publication date
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JP2002541607A (ja) 2002-12-03
WO2000060600A1 (de) 2000-10-12
JP3740368B2 (ja) 2006-02-01

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