KR100431990B1 - 텅스텐 막의 형성방법 - Google Patents

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Abstract

텅스텐 막 표면의 거칠기를 개선하여 후속 패턴을 용이하게 하는 텅스텐 막의 형성방법을 개시한다. 반도체기판 상에 텅스텐 핵을 생성시키는 핵 형성(nucleation) 단계와, 생성된 핵으로부터 텅스텐 막을 성장시키는 성장(growth) 단계를 다수번 반복하여 진행하여 전체적인 증착시간을 동일하게 유지하면서도 각각의 핵 형성 및 성장단계 시간을 감소시켜 특정 입자의 이상성장을 억제하여, 장비의 생산성을 감소시키지 않으면서도 텅스텐 막의 표면 거칠기를 개선할 수 있다.

Description

텅스텐 막의 형성방법{Method for forming a tungsten layer}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 워드라인(word line) 및 비트라인(bit line)으로 사용되는 텅스텐(W) 막의 형성방법에 관한 것이다.
최근, 반도체 장치의 고집적화에 따라 고속신호처리에 대한 요구가 증가되고있다. 이와 같은 신호처리의 고속화를 만족시키기 위해서는 워드라인 및 비트라인으로 사용되는 물질의 저항을 줄이는 것이 필수적이다. 기존의 64M 또는 256M 디램(DRAM)에서 사용되는 폴리실리콘 - 텅스텐실리사이드(WSi) 구조는 비저항이 높기 때문에, 고속신호를 만족시키는데 한계가 있다. 이에 따라, 향후 1기가(Giga)급 이상의 소자에는 워드라인 및 비트라인 물질로 금속재료를 사용하려는 연구가 활발히 진행중이며, 특히 텅스텐(W)을 적용하려는 추세가 일반적이다. 그러나, 텅스텐(W)은 2E10dyn/cm2의 높은 인장응력과 산화성 등의 이유로 박리에 취약한 단점이 있다.
이와 같은 응력완화를 위하여 텅스텐 막의 하부에 응력 완화막을 삽입하거나, 산화방지를 목적으로 텅스텐을 나이트라이드(nitride)와 같은 막으로 캐핑(capping)하여 어느 정도 문제를 해결하고 있다. 그러나, 텅스텐 특유의 그레인(grain)에 의한 표면거칠기 증가문제는 불가피하여, 후속 공정에서 하드마스크와 반사방지막을 적층하면서 발생되는 결함(defect)에 의한 패턴불량이 가장 큰 문제로 대두되고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는 텅스텐 막 표면의 거칠기를 개선하여 후속 패턴을 용이하게 하는 텅스텐 막의 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 일반적인 텅스텐 성막과정을 설명하기 위한 단면도들이다.
도 4는 종래의 텅스텐 증착과정을 설명하기 위한 단면도이다.
도 5는 본 발명에 따른 텅스텐 증착과정을 설명하기 위한 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10,20 : 하부막 12,14,24,28 :텅스텐 막
22,26 : 텅스텐핵
상기 과제를 이루기 위하여 본 발명은, 반도체기판 상에 텅스텐 핵을 25초간 생성시키는 핵 형성(nucleation) 단계와, 상기 생성된 핵으로부터 텅스텐 막을 5초간 성장시키는 성장(growth) 단계를 다수번 반복하여 진행하는 것을 특징으로 하는 텅스텐 막의 형성방법을 제공한다.상기 텅스텐 막을, 핵형성(nucleation) 단계(25초)→성장(growth)(5초)→핵형성(25초)→성장(5초)의 단계로 증착하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
일반적인 텅스텐 막의 성장은 도 1 내지 도 3에 도시된 세 가지 모델(model)로 설명할 수 있다.
먼저, 하부 막의 표면 에너지가 낮아서 텅스텐의 웨팅 각도(wetting angle)가 큰 경우에는 도 1과 같이 섬 형태의 막 성장이 유리하다. 다음, 하부 막의 표면 에너지가 높아서 웨팅 각도가 작은 경우, 도 2와 같이 적층막 형태의 막 성장을 하는 경우이다. 다음으로, 이러한 두 모델의 중간 형태로서, 도 3과 같이 섬 형태의 막과 적층막 형태가 함께 성막되는 경우이다. 도 1 내지 도 3에서 도면 참조번호 "10"은 반도체기판 또는 텅스텐 막이 성장될 하부 막질을 나타내고, "12" 및 "14"는 상기 하부 막질 위에 성막된 텅스텐 막을 나타낸다.
도 4 및 도 5는 본 발명의 텅스텐 막 형성방법을 설명하기 위한 단면도들이다.
일반적으로 널리 사용되는 화학기상증착(Chemical Vapor Deposition; CVD) 법에 의한 텅스텐 성막공정은 핵형성(nucleation) 및 성장(growth)의 두 단계로 이루어지게 된다. 핵형성 단계에서는 랜덤한 방향으로 텅스텐 핵(nuclei)이 생성되더라도, 성장 단계에서는 에너지 면에서 유리한 특정 면에서의 우선성장(evolutional grain growth)이 이루어지게 되어, 도 4에 도시된 바와 같이 표면 거칠기가 불량하게 나타나게 된다.
본 발명에서는 이와 같은 두 단계 증착공정에서의 일정 면에서의 우선성장을 억제하기 위하여 텅스텐의 증착을 네 단계로 나누어 진행한다. 즉, 종래의 핵형성(50초)→성장(10초)의 단계를 제 1차 핵형성(25초)→제 1차 성장(5초)→제 2차 핵형성(25초)→제 2차 성장(5초)의 네 단계로 나누어 진행한다. 이렇게 하면, 도 5와 같이 각각의 핵 형성 및 성장단계 시간이 감소하므로 특정 입자의 이상성장(abnormal grain growth)을 억제할 수 있다. 그러나, 전체적인 증착시간은 동일하게 유지되므로 장비의 생산성이 감소되는 문제는 발생하지 않는다.
도 4 및 도 5에서, 도면 참조번호 "20"은 반도체기판 또는 텅스텐 막이 성장될 하부 막질을 나타내고, "22" 및 "26"은 상기 반도체기판 또는 하부 막질 상에 생성된 텅스텐 핵을 나타내고, "24" 및 "28"은 상기 핵으로부터 성장된 텅스텐 막을 나타낸다.
이와 같이 핵형성 및 성장 단계를 조절하는 방법 외에도 텅스텐 막의 거칠기를 개선하는 방법으로는 다음과 같은 것들이 있다.
결정형 텅스텐(W)은 BCC 구조이므로, 막의 최고 조밀면은 (110) 방위이다. 따라서, 막의 성장방위를 (110) 우선 성장이 이루어지도록 1kW 이하의 바이어스 전력을 인가한다.
일반적으로 화학 기상 증착(CVD) 방법으로 텅스텐을 증착하기 전에 "F" 어택(attack)을 방지할 목적으로 장벽금속인 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)를 하부에 삽입한다.
이 때, 하부의 티타늄(Ti) 또는 티타늄 나이트라이드(TiN) 증착한 후, 질소(N2), 아르곤(Ar) 또는 헬륨(He) 등의 플라즈마를 이용하여 전처리를 실시하여 텅스텐 막의 표면 에너지를 낮출 수 있다.
상기 티타늄(Ti)의 표면 에너지 감소는 초기 텅스텐의 웨팅 각도(wetting angle)를 낮추는 역할을 하며, 따라서 도 3과 같이 다층구조의 성막이 가능하게 되어 표면 거칠기를 개선할 수 있다.
또한, 텅스텐 막을 1,000Å 이상으로 두껍게 증착한 후 후속 공정에서 화학적 물리적 연마(CMP) 또는 에치백 방법으로 평탄화시키면 표면 거칠기를 개선할 수 있다.
또 다른 방법으로는, 텅스텐을 증착한 후 결함(defect)이 발생하게 되는 이상성장 입계만을 후속 공정에서 플라즈마 처리하면 거칠기를 줄일 수 있다.
이 때의 플라즈마 가스로는 질소(N2), 아르곤(Ar), 헬륨(He) 또는 산화질소(N2O)를 사용하며, 50 ∼ 300W의 전력을 인가한다.
상기한 바와 같이 본 발명은, 일정 면에서의 우선성장을 억제하기 위하여 제 1차 핵형성(25초)→제 1차 성장(5초)→제 2차 핵형성(25초)→제 2차 성장(5초)과 같이 네 단계로 나누어 텅스텐 증착을 진행한다. 이렇게 하면, 전체적인 증착시간을 동일하게 유지하면서도 각각의 핵 형성 및 성장단계 시간을 감소시켜 특정 입자의 이상성장을 억제하여, 장비의 생산성을 감소시키지 않으면서도 텅스텐 막의 표면 거칠기를 개선할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (6)

  1. 화학 기상 증착법에 의한 텅스텐 막의 형성방법에 있어서,
    반도체기판 상에 텅스텐 핵을 25초간 생성시키는 핵 형성 단계와,
    상기 생성된 핵으로부터 텅스텐 막을 5초간 성장시키는 성장 단계와,
    상기 텅스텐 막을 성장시킨 후 다시 텅스텐 핵을 25초간 생성시키는 핵 형성 단계와,
    상기 생성된 핵으로부터 텅스텐 막을 다시 5초간 성장시키는 성장 단계;
    로 이루어진 네 단계중 적어도 세 단계 이상의 단계를 반복하여 적층하되, 상기 텅스텐 막의 성장방위가 (110) 방위로 성장되도록 바이어스 전력을 인가하면서 증착하는 것을 특징으로 하는 텅스텐 막의 형성방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 텅스텐 막의 증착 전에 장벽층을 증착한 후 플라즈마 처리하여 장벽층의 표면에너지를 감소시키는 것을 특징으로 하는 텅스텐 막의 형성방법.
  4. 제 1항에 있어서, 상기 텅스텐 막의 증착 후에 CMP 또는 에치백 방법으로 평탄화하는 것을 특징으로 하는 텅스텐 막의 형성방법.
  5. 제 1항에 있어서, 상기 텅스텐 막의 증착 후 플라즈마 처리하여 결함이 발생한 이상성장 입계만을 후속 플라즈마 처리하는 것을 특징으로 하는 텅스텐 막의 형성방법.
  6. 제 1항에 있어서, 상기 네 단계를 진행할 때, 1Kw이하의 바이어스 전압을 가하여 진행하는 것을 특징으로 하는 텅스텐막의 형성방법.
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