KR100419981B1 - layer structure of semiconductor installed board - Google Patents
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Abstract
본 발명은 액상확산접합 방법을 통하여 외부회로와 전기적으로 연결되는 반도체 실장기판 상에 적층되어, 외부회로와의 접합특성을 개선하는 확산접합층의 도금 적층 구조에 관한 것으로, 반도체 실장기판의 최상층에 2 마이크로 인치 이하의 두께로 적층되는 Au 주 확산층과, 이러한 Au 주 확산층의 직하부에, Ag를 포함하는 금속으로 이루어진 보조 확산층을 포함하여 구성되는 반도체 실장기판을 제공하여, 유해성분 물질이 사용되지 않으면서, 외부회로와의 신뢰성 있는 접합을 가능하게 하고 생산성과 경제성에 있어서 우수한 반도체 실장기판을 제공한다.The present invention relates to a plating laminated structure of a diffusion bonding layer laminated on a semiconductor mounting substrate electrically connected to an external circuit through a liquid phase diffusion bonding method and improving a bonding characteristic with an external circuit. A semiconductor mounting substrate comprising an Au main diffusion layer laminated to a thickness of 2 micro inches or less and an auxiliary diffusion layer made of a metal containing Ag is provided directly below the Au main diffusion layer, whereby no harmful substances are used. It provides a semiconductor mounting substrate which enables reliable bonding with an external circuit and which is excellent in productivity and economy.
Description
본 발명은 반도체 실장기판에 관한 것으로, 좀 더 자세하게는 액상 확산접합방법(liquid phase diffusion bonding)을 통하여 외부회로와 전기적으로 연결되는 반도체 실장기판 상에 도금 적층되어, 외부회로와의 접합특성을 개선하는 확산접합층의 도금 적층 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor mounting substrate, and more particularly, to be plated and laminated on a semiconductor mounting substrate electrically connected to an external circuit through a liquid phase diffusion bonding method, thereby improving bonding characteristics with an external circuit. It relates to a plating laminated structure of the diffusion bonding layer.
반도체 패키지(semiconductor package)란, 반도체 칩을 포함하여 구성되는 기능성 부품소자의 상용화된 명칭으로, 이는 다른 소자와 함께 PCB(printed circuit board)등의 회로기판에 장착되어 전자회로를 구현하는 중요한 소자의 하나이다. 이러한 반도체 패키지는 크게 기억소자인 반도체 칩과, 이러한 반도체 칩이 안착되는 반도체 실장기판으로 이루어지는데, 이들은 통상 외부로부터의 보호를 위한 몰딩 소재가 전면에 코팅된다.A semiconductor package is a commercial name for a functional component device including a semiconductor chip, which is a component of an important device that is mounted on a circuit board such as a printed circuit board (PCB) together with other devices to implement an electronic circuit. One. The semiconductor package is largely composed of a semiconductor chip, which is a memory device, and a semiconductor mounting substrate on which the semiconductor chip is seated, and these are usually coated with a molding material for protection from the outside.
이러한 반도체 패키지를 구성하는 요소 중 하나인 반도체 실장기판은 리드 프레임, BGA(Ball Gride Array), PGA(Pin Grid Array) 또는 Tape-BGA 등 다양한 종류로 구분되는데, 도 1 은 이러한 여러 종류의 반도체 실장기판의 일례로 리드프레임이 사용된 반도체 패키지(1)의 분해 사시도를 도시한 도면이다.One of the elements constituting the semiconductor package is a semiconductor mounting substrate is classified into various types such as lead frame, ball grid array (BGA), pin grid array (PGA) or tape-BGA. As an example of the substrate, an exploded perspective view of a semiconductor package 1 in which a lead frame is used is shown.
반도체 패키지(1)를 구성하는 가장 핵심적인 요소인 반도체 칩(10)은, 웨이퍼 상에 다양한 물질을 적층하고, 이를 패터닝하여 완성되는 반도체 기판(웨이퍼)의 기본 셀로서, 외부회로와 연결되는 부분인 다수의 게이트 영역(미도시)을 가지고 있으며 기억소자의 역할을 한다.The semiconductor chip 10, which is the most essential element of the semiconductor package 1, is a basic cell of a semiconductor substrate (wafer), which is completed by stacking and patterning various materials on a wafer, and is connected to an external circuit. Has a plurality of gate regions (not shown) and serves as a memory device.
또한 이러한 반도체 칩(10)이 안착되어, 이를 지지하는 역할과 함께, 외부회로와 반도체 칩(10)을 전기적 레이아웃(lay out)하는 여러 가지 종류의 반도체 실장기판, 특히 도면에 도시된 리드프레임(20)은 반도체 칩(10)의 게이트 영역과 전기적으로 각각 연결되는 다수의 내부리드(12)와, 외부회로와 전기적으로 각각 연결되는 다수의 외부리드(13)를 가지고 있어, 반도체 칩(10)을 지지하면서 외부회로와 반도체 칩(10)이 전기적으로 연결될 수 있도록 하는 역할을 한다.In addition, the semiconductor chip 10 is seated and supports the same, and various types of semiconductor mounting substrates for electrically laying out the external circuit and the semiconductor chip 10, in particular, a lead frame shown in the drawing ( The semiconductor chip 10 includes a plurality of internal leads 12 electrically connected to gate regions of the semiconductor chip 10, and a plurality of external leads 13 electrically connected to external circuits, respectively. While supporting the external circuit and the semiconductor chip 10 serves to electrically connect.
이러한 반도체 칩(10)과, 상기 반도체 칩(10)이 실장되는 리드프레임(20)은 통상, 온도 변화 또는 불순물 등의 외부 요소로부터의 보호를 위하여, 외부회로와 연결되는 외부리드(13) 일부를 제외한 모든 부분에 EMC(30 : Epoxy Mold Compound)등의 물질이 코팅되어 있다.The semiconductor chip 10 and the lead frame 20 on which the semiconductor chip 10 is mounted generally have a portion of an external lead 13 connected to an external circuit for protection from external elements such as temperature change or impurities. All parts except EMC are coated with EMC (30: Epoxy Mold Compound).
도 2는 전술한 반도체 패키지에 포함되는 반도체 실장기판의 하나로서, 통상 구리(Cu)또는 철(Fe) 등의 물질로 이루어지는 판 상의 물질인 리드프레임(20)의 확대 평면도로서, 이는 반도체 칩(10)이 안착되는 패드부(11)와, 이러한 패드부(11)를 지지하는 타이바(14)와, 상기 패드부(11)에 안착되는 반도체 칩(10)의 게이트 영역과 각각 연결되는 다수의 내부 리드(12)와, 외부회로와 각각 연결되는 다수의 외부리드(13)를 포함하여 구성된다.FIG. 2 is an enlarged plan view of a lead frame 20, which is a plate-like material made of a material such as copper (Cu) or iron (Fe), as one of the semiconductor mounting substrates included in the semiconductor package described above. A pad portion 11 on which the pad 10 is seated, a tie bar 14 supporting the pad portion 11, and a plurality of pads connected to the gate region of the semiconductor chip 10 seated on the pad unit 11. It includes an inner lead 12 of the, and a plurality of outer leads 13 are respectively connected to the external circuit.
미설명 부호 15는 공정 중에 가해지는 물리적 충격으로부터 외부리드(13)의 변형을 막기 위하여, 다수의 외부리드(13)를 하나로 연결하는 바아(bar)인데, 이는 반도체 패키지의 제조 공정 중 적절한 과정에서 절단된다.Reference numeral 15 denotes a bar connecting a plurality of external leads 13 to one to prevent deformation of the external leads 13 from physical shocks applied during the process. Is cut.
이러한 도 1 과 도 2를 통하여 반도체 패키지의 제조방법을 간략히 설명하면, 먼저 반도체 칩(10)이 리드 프레임(20)의 패드부(11)에 장착된 상태에서, 통상 Au 와이어(40)에 의한 와이어 본딩(wire bonding) 방법을 통하여 반도체 칩(10)의 다수의 게이트 영역과, 리드프레임(20)의 다수의 내부리드(12)가 각각 전기적으로 연결된다. 이 후 반도체 칩(10) 및 리드프레임(20)은 외부의 온도변화나 불순물 등으로부터 보호를 위하여 몰딩 소재(30)로 그 표면이 코팅되는데, 이러한 몰딩 공정은 통상 175℃ 정도의 고온환경에서 수분 동안에 걸쳐 리드프레임(20)의 외부 리드(13)를 제외한 전면에 EMC(Epoxy Mold Compound)등의 물질이 코팅되어 진행된다.1 and 2, a method of manufacturing a semiconductor package will be briefly described. First, in a state in which the semiconductor chip 10 is mounted on the pad portion 11 of the lead frame 20, the Au chip 40 is usually formed by the Au wire 40. A plurality of gate regions of the semiconductor chip 10 and a plurality of inner leads 12 of the lead frame 20 are electrically connected to each other through a wire bonding method. After that, the surface of the semiconductor chip 10 and the lead frame 20 is coated with a molding material 30 in order to protect it from external temperature changes or impurities, and the molding process is usually performed in a high temperature environment of about 175 ° C. During the process, a material such as an EMC (Epoxy Mold Compound) is coated on the front surface of the lead frame 20 except for the external lead 13.
그리고 전술한 다수의 외부리드(14)를 하나로 연결하는 바아(15)의 절단공정과, 외부리드(14)에 물리적인 힘을 가하여 기판에 결합되기 쉬운 형태로 변형하는 포밍(Forming) 공정 등을 통하여 반도체 패키지(1)가 완성된다.In addition, a cutting process of the bar 15 connecting the plurality of external leads 14 to one above, and a forming process of deforming the bar 15 into a form that is easily coupled to the substrate by applying a physical force to the external lead 14 may be performed. Through this, the semiconductor package 1 is completed.
이와 같이 완성된 반도체 패키지는 회로기판에 장착되어 외부회로와 리드프레임(20)의 외부리드(13)가 각각 연결되는데, 이의 연결방법으로는 통상 450℃ 이하의 녹는점을 가지는 연납을 두 모재 금속 즉, 외부리드와 외부회로 사이에서 멜팅(melting)시켜 서로 접합하는 납땜 방법이 사용되어 왔다.The completed semiconductor package is mounted on a circuit board, and the external circuit and the external lead 13 of the lead frame 20 are connected to each other. That is, a soldering method has been used in which the external lead and the external circuit are melted and bonded to each other.
이때 사용되는 연납으로는, 통상 납-주석(Sn-Pb)합금으로 이루어진 솔더(solder)가 사용되는데, 특히 납땜 젖음성을 향상시키기 위하여 전술한 반도체 패키지의 제조공정 중에, 외부리드의 소정의 영역에는 연납성분과 동일한 솔더 물질, 즉 400마이크로 인치 정도의 두께를 가지는 주석-납 합금 도금층이 적층된다.다시 말하면, 통상 Cu 또는 Fe 등과 같은 재질로 이루어지는 리드프레임에 직접 솔더를 납땜할 경우에는 납땜 젖음성이 불량하기 때문에, 외부회로와 접합되는 외부리드의 소정 영역에 주석-납 합금으로 이루어지는 솔더 물질이 적층되는 과정이 필요하다. 이에 따라 도 3 과 같이 외부리드(13)의 상부에 주석-납 합금물질(45)이 적층된 단면구조를 가지게 되고, 이러한 외부리드(13)는 단순 용해(Melting)되는 연납에 의하여 외부회로와 연결된다.In this case, a solder made of a lead-tin (Sn-Pb) alloy is generally used. In particular, during the manufacturing process of the semiconductor package described above to improve solder wettability, a predetermined region of the external lead is used. The same solder material as the solder component, i.e., a tin-lead alloy plating layer having a thickness of about 400 micro inches, is laminated. In other words, when soldering directly to a lead frame made of a material such as Cu or Fe, solder wettability is obtained. Since it is poor, a process in which a solder material made of a tin-lead alloy is laminated on a predetermined region of the outer lead bonded to the outer circuit is required. Accordingly, as shown in FIG. 3, a tin-lead alloy material 45 is laminated on the upper portion of the outer lead 13, and the outer lead 13 has an external circuit by simple soldering. Connected.
이러한 납땜 결합공정은, 비교적 저온의 환경에서 단시간에 이루어지므로 부품에 열적 손상을 가하지 않는 잇점과 더불어, 결합력과 공정비용 및 대량 생산에 있어서 여러 가지 유리한 장점을 가지고 있어 널리 이용되는 기본적인 연결방법이다. 그러나 전술한 바와 같이 납땜 결합 공정을 위하여, 소정의 영역에 솔더층이 도금 적층되는 리드프레임은 몇 가지 문제점을 가지고 있는 바, 일반적으로 솔더는 매우 무른 금속물질이므로, 반도체 패키지의 제조 공정 중에 가해질 수 있는 물리적 외력에 의하여 그 형태가 쉽게 변형되어, 인접하는 외부리드와 쇼트(short)현상을 빈번하게 발생시키며, 특히 10% 에서 40% 정도의 비율을 차지하는 납 성분에 의해 그 도금 적층 과정 및 완제품이 인체에 유해한 문제점을 가지고 있어 현재에는 그 사용이 자제되고 있다.This solder bonding process is a basic connection method that is widely used because it is performed in a relatively low temperature environment in a short time and has various advantages in bonding strength, process cost, and mass production, in addition to the advantage of not thermally damaging components. However, for the solder bonding process as described above, the lead frame in which the solder layer is plated and laminated in a predetermined area has some problems. In general, the solder is a very soft metal material, and thus may be applied during the manufacturing process of the semiconductor package. Its shape is easily deformed due to the physical external force, which causes frequent external leads and short phenomena, and the plating process and the finished product are prevented by the lead component which accounts for about 10% to 40%. It has a problem that is harmful to the human body and is currently refrained from use.
따라서 보다 개선된 새로운 접합방법이 요구되었고, 이에 액상확산접합(liquid phase diffusion bonding) 방법이 개발되었다.Therefore, a new improved bonding method is required, and thus a liquid phase diffusion bonding method has been developed.
액상확산접합방법이란, 서로 접합될 두 모재금속 사이에 녹는점이 낮은 금속, 통상 솔더를 용융함으로써 두 모재를 용융하고, 이를 통해 일어나는 성분원소간의 확산현상을 통해서 서로를 접합하는 방법으로, 삽입금속의 용융과정과, 액상삽입금속에 의한 모재의 용융과정과, 액상의 소멸과정과, 성분 원소의 균일화 과정의 과정이 순차적으로 일어나도록 하는 방법이다.The liquid phase diffusion bonding method is a method of melting two base materials by melting a metal having a low melting point, usually a solder, between two base metals to be joined to each other, and joining each other through diffusion between component elements. The melting process, the melting process of the base material by the liquid-inserted metal, the extinction process of the liquid phase, and the process of homogenizing the elemental elements occur sequentially.
이를 순서대로 설명하면 먼저 삽입금속의 용융과정이란, 두 모재금속 사이에 삽입 금속을 끼운 상태에서, 접합온도로 가열하면 삽입금속 만이 용융되어 접합부를 메우게 되는데, 이러한 접합온도를 계속 유지하면, 용융된 삽입금속과 접촉된 모재금속이 각각 반응하여, 접합부 근방의 모재금속 표면이 용융되어 액상층이 더욱 확대되는 액상삽입금속에 의한 모재의 용융과정이 일어나게 된다.In order to explain this, first, the melting process of the insert metal means that when the insert metal is sandwiched between the two base metals, only the insert metal melts to fill the joint when heated to the joining temperature. When the base metal in contact with the inserted metal reacts with each other, the surface of the base metal near the junction is melted, thereby causing a process of melting the base metal by the liquid intercalating metal to further expand the liquid layer.
이때 접합온도가 계속 유지되면, 액상 중의 삽입금속 중 확산속도가 빠른 원소는 모재 금속의 고체와 액체의 계면으로부터 농도 구배에 따라 고체방향으로 확산 유출하게 되는데, 이로 인해 액상이 감소하게 되어 액상의 소멸과정이 완료된다. 이와 같이 두 모재 금속사이의 액상금속이 완전 소멸되면, 고상 상태에서 확산속도가 빠른 원소는 모재로 확산하여 모재와 접합부의 농도가 균일하게 분포하게 된다. 이의 결과로 접합면이 소실하여, 모재와 접합부가 구별할 수 없는 조직적 구조를 가지게 되어 접합이 완료됨으로써, 성분 원소의 균일화 과정의 과정이 이루어지고, 이를 통하여 두 모재금속이 접합된다.At this time, if the junction temperature is maintained continuously, the element with the fast diffusion rate among the intercalating metals in the liquid phase is diffused and discharged in the solid direction according to the concentration gradient from the interface between the solid and the liquid of the base metal. The process is complete. As such, when the liquid metal between the two base metals is completely extinguished, the element having a fast diffusion rate in the solid state diffuses into the base material so that the concentration of the base material and the junction is uniformly distributed. As a result, the joining surface is lost, and the base material and the joining part have a structure indistinguishable from each other and the joining is completed, so that the process of homogenizing the component elements is performed, thereby joining the two base metals.
이러한 일반적인 용융확산접합 방법을 통하여 외부회로와 연결되는 리드프레임의 전면에는, 통상 확산속도가 빠른 Au 또는 Pd 금속등으로 이루어지는 확산접합층이 삽입금속으로 도금 적층되는데, 이들 각각의 경우를 살펴본다.In this general melt diffusion bonding method, a diffusion bonding layer made of Au or Pd metal, which has a high diffusion rate, is plated with an insertion metal on the front surface of a lead frame connected to an external circuit. Each case will be described.
먼저, Au 확산접합층이 전면에 도금 적층된 리드프레임의 일부 단면은 도 4에 도시한 바와 같이, 리드프레임(20) 상에 Ni 등의 재질로 이루어지는 장벽층(40)이 적층되고, 이러한 장벽층(40)의 상층에 Au 확산접합층(50)이 도금 적층되어 구성된다.First, as shown in FIG. 4, a partial cross section of the lead frame in which the Au diffusion bonding layer is plated and laminated on the entire surface is formed with a barrier layer 40 made of Ni or the like on the lead frame 20. The Au diffusion bonding layer 50 is plated and laminated on the upper layer 40.
이때 전술한 Ni 장벽층(40)은 하지금속, 즉 리드프레임(20) 재질의 표면확산을 방지하기 위한 장벽 역할과 동시에, 외부회로와 연결되는 부분으로, 특히 그 재질로는 대기 중에 노출되면 쉽게 산화되는 Ni 등의 알칼리 금속으로 이루어지므로, 그 상부에 Au 확산접합층(50)이 도금 적층되어 이를 보호하게 된다. 이러한 구성을 가지는 리드프레임은 액상확산접합과정에서 Au 확산접합층(50)은 확산되어 사라지고, 그 하부의 Ni 금속층(40)과 외부회로가 접합되게 된다.At this time, the above-described Ni barrier layer 40 serves as a barrier for preventing the surface diffusion of the underlying metal, that is, the lead frame 20, and is connected to an external circuit. Since it is made of an alkali metal such as Ni to be oxidized, the Au diffusion bonding layer 50 is plated and laminated on the upper portion to protect it. In the lead frame having such a structure, the Au diffusion bonding layer 50 diffuses and disappears in the liquid phase diffusion bonding process, and the Ni metal layer 40 and the external circuits thereunder are bonded to each other.
이때 최상층에 도금 적층되는 Au 확산접합층(50)은, 그 내부에 미세한 세공(micro pore)을 가지는 다공성(porosity)의 특성이 있으므로, 그 하부의 Ni 장벽층(40)을 효과적으로 보호하기 위해서는 통상 0.3~1㎛ 이상의 비교적 큰 두께로 적층되어야 한다.At this time, since the Au diffusion bonding layer 50 plated and laminated on the uppermost layer has a porosity characteristic having micropores therein, it is usually necessary to effectively protect the lower Ni barrier layer 40. It should be laminated with a relatively large thickness of 0.3 ~ 1㎛ or more.
그러나 이러한 Au 금속은 공지된 고가의 소자인 관계로 리드프레임의 제조비용을 상승시키는 문제점을 가지고 있고, 이는 결국 반도체 패키지의 비용을 증가시키게 된다.However, such Au metal has a problem of increasing the manufacturing cost of the lead frame because it is a known expensive device, which eventually increases the cost of the semiconductor package.
또한 전술한 Au 도금층 대신에 Pd등의 재질로 이루어진 Pd 확산접합층이 사용되기도 하는데, 이는 도 5와 같이, 리드프레임(20)의 상부에 Ni 등으로 이루어지는 장벽층(40)이 적층되고, 그 상부에 Pd 확산접합층(55)이 위치하며, 이러한 Pd 확산접합층(55)의 상부에는 1 마이크로 인치 이하의 두께를 가지는 Au 초 박막(60)이 적층된 구성을 가지고 있다.In addition, instead of the Au plating layer described above, a Pd diffusion bonding layer made of a material such as Pd may be used. As shown in FIG. 5, a barrier layer 40 made of Ni or the like is stacked on the lead frame 20. The Pd diffusion bonding layer 55 is located on the upper portion, and the Au ultra thin film 60 having a thickness of 1 micro inch or less is stacked on the Pd diffusion bonding layer 55.
이때 Ni 장벽층(40)의 역할은 전술한 바와 동일하다. 또한 Pd 금속은 통상 유기물을 흡착시키는 성질을 가지고 있으므로, 이를 방지하기 위하여 Pd 확산접합층(55)의 상층에 Au 초박막(60)을 적층하여 이를 방지하게 된다.At this time, the role of the Ni barrier layer 40 is the same as described above. In addition, since the Pd metal generally has a property of adsorbing an organic material, in order to prevent this, the ultra-thin Au film 60 is stacked on the upper layer of the Pd diffusion bonding layer 55 to prevent it.
그러나 이러한 Pd 확산접합층(55)을 가지는 리드프레임(20)의 경우에도 몇 가지 문제점을 가지고 있는데, Pd 금속 역시 공지된 고가의 소자임과 동시에, 그 상부에 적층되는 Au 초박막(60)에 의하여 제조비용을 더욱 상승시키는 단점을 가지고 있다. 또한 특히 Pd 금속은 부서지기 쉬운 성질을 가지고 있으므로, 반도체 패키지의 제조공정 중에 가해지는 물리적 외력, 특히 포밍 공정 등에서 크랙이 발생되기 쉽고, 이는 하지금속을 노출시켜 소자의 신뢰성을 저해시키는 문제점을 가지고 있다.However, in the case of the lead frame 20 having the Pd diffusion bonding layer 55, there are some problems. Pd metal is also a known expensive device and at the same time, due to the Au ultra-thin film 60 stacked thereon. It has the disadvantage of further increasing the manufacturing cost. In addition, since Pd metal has a brittle property, cracks are liable to occur during physical external force applied during the manufacturing process of the semiconductor package, in particular, the forming process, which has a problem of exposing the underlying metal to impair device reliability. .
이상에서는 설명의 편의를 위하여 반도체 실장기판 중 리드프레임의 경우를 일례로 설명하였으나, 이러한 문제점은 다른 종류의 반도체 실장기판 즉, 외부회로와 액상확산접합을 통하여 전기적으로 연결되는 모든 종류의 반도체 실장기판에 공통적으로 나타나는 문제점이다.In the above description, for the convenience of description, the case of the lead frame among the semiconductor mounting substrates has been described as an example, but this problem is solved by other types of semiconductor mounting substrates, that is, all kinds of semiconductor mounting substrates electrically connected to each other through an external circuit and liquid phase diffusion bonding. This is a common problem.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 액상확산접합방법을 통하여 외부회로와 전기적으로 연결되는 모든 종류의 반도체 실장기판에 있어서, 인체에 유해하지 않은 물질을 사용하고, 도금두께를 줄임으로써 저가의 제조비용과 최소의 시간으로 보다 신뢰성 있는 접합을 가능하게 하는 반도체 실장기판의 도금 적층 구조를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, in the semiconductor mounting substrate of all kinds electrically connected to the external circuit through the liquid phase diffusion bonding method, using a material that is not harmful to the human body, and the plating thickness It is an object of the present invention to provide a plated laminated structure of a semiconductor mounting substrate which enables a more reliable bonding with a lower manufacturing cost and a minimum time by reducing.
도 1은 일반적인 반도체 패키지 중 리드프레임을 사용한 반도체 패키지의 내부구조를 도시한 분해 사시도1 is an exploded perspective view showing the internal structure of a semiconductor package using a lead frame of a typical semiconductor package
도 2는 일반적인 리드프레임의 평면도2 is a plan view of a typical leadframe
도 3은 일반적인 솔더 도금층이 척층된 반도체실장기판의 외부리드의 단면도3 is a cross-sectional view of an outer lead of a semiconductor mounting substrate on which a typical solder plating layer is chucked.
도 4 와 도 5는 각각 일반적인 액상확산접합방법이 적용되는 반도체 실장기판 상에 도금 적층된 확산층의 적층 구조를 도시한 단면도4 and 5 are cross-sectional views illustrating a lamination structure of a diffusion layer laminated on a semiconductor mounting substrate to which a general liquid phase diffusion bonding method is applied, respectively.
도 6 내지 도 9는 각각 액상확산접합방법이 적용되는 반도체 실장기판 상에 도금 적층된 본 발명에 따른 확산층의 적층 구조를 도시한 단면도6 to 9 are cross-sectional views showing a lamination structure of a diffusion layer according to the present invention, each plated and laminated on a semiconductor mounting substrate to which a liquid phase diffusion bonding method is applied.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
13 : 반도체실장기판 40 : Ni 장벽층13: semiconductor mounting substrate 40: Ni barrier layer
70a : Ag 보조 확산층 75 : Au 주 확산층70a: Ag auxiliary diffusion layer 75: Au main diffusion layer
이와 같은 목적을 달성하기 위하여 본 발명은, 외부회로와 액상확산접합 방법을 통하여 접합되는 반도체 실장기판의 도금 적층구조로서, 상기 반도체 실장기판의 최상층에 2 마이크로 인치 이하의 두께로 도금 적층되는 Au 주 확산층과; 상기 Au 주 확산층의 직하부에, Ag를 포함하는 금속으로 도금 적층된 보조 확산층을 포함하는 반도체 실장기판을 제공한다.In order to achieve the above object, the present invention provides a plating lamination structure of a semiconductor mounting substrate bonded to an external circuit through a liquid phase diffusion bonding method, and the Au layer being plated and laminated to a top layer of the semiconductor mounting substrate with a thickness of 2 micro inches or less. A diffusion layer; Directly below the Au main diffusion layer, a semiconductor mounting substrate including an auxiliary diffusion layer plated and laminated with a metal containing Ag is provided.
이때 상기 보조 확산층은 2 마이크로 인치 이상의 두께를 가지는 순수한 Ag로 이루어지는 것을 특징으로 한다.At this time, the auxiliary diffusion layer is characterized by consisting of pure Ag having a thickness of 2 micro inches or more.
또는 상기 보조 확산층은 2 마이크로 인치 이하의 두께를 가지는 Au-Ag 합금 또는 Ag-Au 합금으로 이루어진 것을 특징으로 한다.Or the auxiliary diffusion layer is made of an Au-Ag alloy or Ag-Au alloy having a thickness of 2 micro inches or less.
또는 상기 보조 확산층은, Ag 재질의 박막 도금층과, Au재질의 박막 도금층이 각각 순차적으로 2층 이상 반복하여 적층되어, 2 마이크로 인치 이하의 두께로 구성되는 것을 특징으로 한다.Alternatively, the auxiliary diffusion layer is characterized in that the thin film plating layer made of Ag and the thin film plating layer made of Au are sequentially laminated in two or more layers, each having a thickness of 2 micro inches or less.
또는 상기 보조 확산층은 Au-Ag 또는 Ag-Au 합금층과, 상기 Au-Ag 또는 Ag-Au 합금층의 직하부에 적층되는 Ag 박막을 포함하여 구성되어, 2 마이크로 인치 이하의 두께를 가지는 것을 특징으로 한다.Or the auxiliary diffusion layer comprises an Au-Ag or Ag-Au alloy layer and an Ag thin film laminated directly below the Au-Ag or Ag-Au alloy layer, and has a thickness of 2 micro inches or less. It is done.
이때 상기 보조 확산층과, 상기 반도체 실장기판의 사이에는 Ni 재질로 이루어진 장벽층을 더욱 포함하는 반도체 실장기판을 제공한다.In this case, a semiconductor mounting substrate further comprising a barrier layer made of Ni between the auxiliary diffusion layer and the semiconductor mounting substrate.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
액상확산접합 방법이 적용되는 반도체 실장기판에 도금 적층되는 본 발명에 따른 확산접합층의 구조는, 최상층에 2 마이크로 인치 이하의 두께를 가지는 Au 주 확산층이 위치하고, 이러한 Au 주 확산층의 직하부에 Ag를 포함하는 금속으로 이루어지는 보조 확산층이 위치하는 것을 특징으로 한다.In the structure of the diffusion bonding layer according to the present invention, which is plated and laminated on a semiconductor mounting substrate to which a liquid phase diffusion bonding method is applied, an Au main diffusion layer having a thickness of 2 micro inches or less is disposed on the top layer, and Ag is directly below the Au main diffusion layer. A secondary diffusion layer made of a metal comprising a.
이때 본 발명에 따른 도금 적층구조의 최상부에 위치하는 Au 주 확산층과, 그 직하단에 위치하는 Ag를 포함하는 보조 확산층은 모두 용융 솔더에 용해도가 큰 금속들로, 확산속도가 매우 빠른 것을 특징으로 하는데, 이러한 본 발명에 따른 반도체 실장기판의 도금 적층 구조는 Ag를 포함하는 금속으로 구성되는 Ag 보조 확산층에 따라 몇 가지 실시예로 구분되는 바, 이를 각각의 실시예로 구분하여 상세히 설명한다.At this time, the Au main diffusion layer located at the top of the plating laminated structure according to the present invention, and the auxiliary diffusion layer containing Ag located directly below, are all metals with high solubility in molten solder, characterized in that the diffusion speed is very fast. However, the plating laminated structure of the semiconductor mounting substrate according to the present invention is divided into several embodiments according to the Ag auxiliary diffusion layer composed of a metal containing Ag, which will be described in detail by dividing each embodiment.
제 1 실시예First embodiment
본 발명의 제 1 실시예에 따른 액상확산접합에 적용되는 반도체 실장기판 상에 도금적층되는 확산접합층의 구조는, 최상층에 도금 적층되는 Au 주 확산층과, 그 직하에 순수한 Ag 도금층이 적층되어 구성된다.The structure of the diffusion bonding layer plated on the semiconductor mounting substrate applied to the liquid phase diffusion bonding according to the first embodiment of the present invention is composed of an Au main diffusion layer which is plated and laminated on the uppermost layer, and a pure Ag plating layer directly laminated thereunder. do.
이는 도 6에 도시된 바와 같이, 반도체 실장기판(25)의 상부에 Ni 등의 금속으로 이루어지는 장벽층(40)이 도금 적층되고, 이러한 장벽층(40)의 상부에, 2 마이크로 인치 이상의 두께를 가지는 순수한 Ag 금속으로 이루어지는 보조 확산층(70a)이 도금 적층되며, 그 상부에는 2 마이크로 인치 이하의 두께를 가지는 Au 주 확산층(75)이 적층된 구성을 가지고 있다.As shown in FIG. 6, a barrier layer 40 made of a metal such as Ni is plated and laminated on the semiconductor mounting substrate 25, and a thickness of 2 micro inches or more is formed on the barrier layer 40. The auxiliary diffusion layer 70a made of pure Ag metal is plated and laminated, and the Au main diffusion layer 75 having a thickness of 2 micro inches or less is laminated on the upper portion thereof.
이때 Ni등의 금속으로 이루어지는 장벽층(40)은 본 발명에 있어서 필수적인 요소는 아니나, 통상 반도체 패키지의 제조공정은 다수의 고온공정을 포함하게 되므로, 이러한 고온공정 중에 발생할 수 있는 하지금속, 즉 반도체 실장 기판(25) 성분의 표면확산을 방지하기 위하여, Ag 보조 확산층(70a)과, 반도체 실장기판(25) 사이에 더욱 포함되는 것이 바람직하며, 이로 인하여 그 상부에 도금 적층되는 Ag 보조 확산층(70a) 두께를 일정정도 감소하는 부가적인 효과를 가져올 수 있다.At this time, the barrier layer 40 made of a metal such as Ni is not an essential element in the present invention. However, since the manufacturing process of the semiconductor package usually includes a plurality of high temperature processes, a base metal, ie, a semiconductor, which may occur during such high temperature processes, In order to prevent surface diffusion of components of the mounting substrate 25, the Ag auxiliary diffusion layer 70a and the semiconductor mounting substrate 25 are preferably further included, and thus, the Ag auxiliary diffusion layer 70a is plated and stacked thereon. ) It can have the additional effect of reducing the thickness to some extent.
이러한 장벽층(40)의 상부에는, 2 마이크로 인치 이상의 두께를 가지는 순수한 Ag 보조 확산층(70a)이 도금 적층되는데, 이러한 Ag 금속은, 용융솔더에 용해도가 큼에 따라 확산속도도 매우 빠르지만, 대기 중에 노출될 경우 쉽게 산화되므로, 그 상부에 2 마이크로 인치 이하의 Au 주 확산층(75)이 도금되어 그 표면을 보호하며, 용융확산접합 과정 중에 상층의 Au 주 확산층(75)은 모두 확산되어 사라진다. 이때 공정조건에 따라 약간의 차이는 있으나, 그 하부의 Ag 보조 확산층(70a) 또한 대부분이 확산되어 사라지므로, 이의 일부 또는 그 하부의 Ni 장벽층(40)과 외부회로는 긴밀이 접합된다.On top of the barrier layer 40, a pure Ag auxiliary diffusion layer 70a having a thickness of 2 micro inches or more is plated and laminated. The Ag metal has a high diffusion rate due to its high solubility in the molten solder, but the atmosphere is high. Since it is easily oxidized when exposed, the Au main diffusion layer 75 of 2 micro inches or less is plated thereon to protect its surface, and all Au main diffusion layers 75 of the upper layer diffuse and disappear during the melt diffusion bonding process. At this time, although there is a slight difference depending on the process conditions, since most of the Ag auxiliary diffusion layer (70a) of the lower part is also diffused and disappeared, the Ni barrier layer 40 and the external circuit of a part or the lower portion thereof is intimately bonded.
특히, 이와 같은 도금 구조를 가지는 반도체 실장기판을 포함하는 반도체 패키지는, 그 제조 공정에 있어서 EMC 몰딩공정이나 Au 와이어 접합 공정 등의 고온 공정에서 반도체 실장기판(25)의 최 상층에 위치하는 Au 주 확산층(75)과, 그 직하부에 위치하는 순수한 Ag 보조 확산층(70a)의 계면에서 자연스럽게 열적 이력이 일어나, 그 경계면에 Au-Ag 또는 Ag-Au 합금을 형성하게 되는데, 이러한 Au-Ag 또는 Ag-Au 합금은 매우 안정된 금속이므로, 최상층의 Au의 다공성에 기인한 Ag 금속의 산화를 효과적으로 방지하게 된다.In particular, a semiconductor package including a semiconductor mounting substrate having such a plating structure includes an Au main layer located at the top layer of the semiconductor mounting substrate 25 in a high temperature process such as an EMC molding process or an Au wire bonding process in the manufacturing process. The thermal history naturally occurs at the interface between the diffusion layer 75 and the pure Ag auxiliary diffusion layer 70a located directly below it to form Au-Ag or Ag-Au alloy at the interface, which is Au-Ag or Ag Since the -Au alloy is a very stable metal, it effectively prevents oxidation of Ag metal due to the porosity of Au in the uppermost layer.
즉, 일반적으로 2 마이트로 인치 이하의 두께로 도금 적층한 Au 도금층은, 다공성에 의하여 그 하지 금속을 충분히 보호하지 못하나, 본 발명에서는 반도체 패키지의 제조공정 중에, 그 계면에 자연스럽게 안정한 Au-Ag 또는 Ag-Au 합금층을 형성되므로, 최상층의 Au 주 확산층(75)을 전술한 바와 같이 2 마이크로 인치 이하의 두께로 하여도, 그 하부의 Ag 보조 확산층(70a)의 오염을 충분히 방지할 수 있다.That is, in general, the Au plating layer plated and laminated to a thickness of 2 mite or less does not sufficiently protect the underlying metal due to porosity, but in the present invention, Au-Ag or naturally stable at the interface during the manufacturing process of the semiconductor package is performed. Since the Ag-Au alloy layer is formed, even if the uppermost Au main diffusion layer 75 has a thickness of 2 micro inches or less as described above, contamination of the Ag auxiliary diffusion layer 70a beneath it can be sufficiently prevented.
제 2 실시예Second embodiment
본 발명의 제 2 실시예에 따른 액상확산접합에 적용되는 반도체 실장기판 상에 도금적층되는 확산접합층의 구조는, 최상층에 도금 적층되는 Au 주 확산층과, 그 직하에 순수한 Au-Ag 또는 Ag-Au 합금으로 이루어진 보조 확산층이 적층되어 구성된다.The structure of the diffusion bonding layer plated and laminated on the semiconductor mounting substrate applied to the liquid phase diffusion bonding according to the second embodiment of the present invention includes an Au main diffusion layer plated and laminated on the uppermost layer, and pure Au-Ag or Ag- directly beneath it. An auxiliary diffusion layer made of Au alloy is laminated.
이는 도 7에 도시된 바와 같이, 반도체 실장기판(25)의 상부에, Ni 등의 금속으로 이루어지는 장벽층(40)이 도금 적층되고, 이러한 장벽층(40)의 상부에는 2 마이크로 인치 이하의 두께를 가지는 Ag-Au 또는 Au-Ag 합금으로 이루어지는 보조 확산층(70b)이 도금 적층되며, 그 상부에는 제 1 실시예와 동일하게 2 마이크로 인치 이하의 두께를 가지는 Au 주 확산층(75)이 적층된 구성을 가지고 있다.As shown in FIG. 7, a barrier layer 40 made of a metal such as Ni is plated and laminated on the semiconductor mounting substrate 25, and a thickness of 2 micro inches or less is formed on the barrier layer 40. A secondary diffusion layer (70b) made of Ag-Au or Au-Ag alloy having a plating is laminated, and the Au main diffusion layer 75 having a thickness of 2 micro inches or less in the same manner as the first embodiment is laminated Have
이때 Ni등의 금속으로 이루어지는 장벽층(40)은 전술한 바와 동일한 역할을 하게 되며, 그 상부의 Au-Ag 또는 Ag-Au 합금으로 이루어지는 보조 확산층(40)은 용융솔더에 용해도가 커서 확산속도가 매우 빠름과 동시에, 매우 안정된 금속이므로, 그 상부에 적층되는 Au 주 확산층(75)이 2 마이크로인치 이하의 두께를 가지더라도 그 표면으로 확산되지 않으며, 용융확산접합공정 중에 Au 주 확산층(75)과 Au-Ag 또는 Ag-Au 보조 확산층(70b)의 대부분이 확산되어 사라지면, 이의 일부 또는 그 하부의 Ni 장벽층(40)과 회부회로는 안정적인 접합을 유지하게 된다.특히 Au-Ag 또는 Ag-Au 합금은 밀도가 높고 Ag 보다 내식성이 우수하여, 두께를 2 마이크로 인치 이하로 얇게 하여도 하지금속을 보다 용이하게 보호할 수 있을 뿐만 아니라, 높은 접합성을 유지할 수 있다.At this time, the barrier layer 40 made of a metal such as Ni plays the same role as described above, and the auxiliary diffusion layer 40 made of Au-Ag or Ag-Au alloy on the upper part has a high solubility in the molten solder, so that the diffusion rate is high. Since it is a very fast and very stable metal, the Au main diffusion layer 75 stacked thereon does not diffuse to the surface even if it has a thickness of 2 micro inches or less, and the Au main diffusion layer 75 during the melt diffusion bonding process. When most of the Au-Ag or Ag-Au auxiliary diffusion layer 70b diffuses and disappears, a portion of or a portion of the Ni barrier layer 40 and a lower portion of the Au-Ag or Ag-Au auxiliary diffusion layer 70b maintain a stable bond. In particular, Au-Ag or Ag-Au The alloy has a higher density and better corrosion resistance than Ag, so that the base metal can be more easily protected even when the thickness is thinner than 2 micro inches, and high bonding can be maintained.
제 3 실시예Third embodiment
본 발명의 제 3 실시예에 따른 액상확산접합에 적용되는 반도체 실장기판 상에 도금적층되는 확산접합층의 구조는, 최상층에 도금 적층되는 Au 확산층과, 그 직하에 Ag 박막과, Au 박막이 순차적으로 2 회 이상 반복적층되어 보조 확산층을 구성하게 된다.The structure of the diffusion bonding layer, which is plated and laminated on the semiconductor mounting substrate applied to the liquid phase diffusion bonding according to the third embodiment of the present invention, the Au diffusion layer to be laminated on the top layer, the Ag thin film and the Au thin film immediately below This is repeated two or more times to form an auxiliary diffusion layer.
이는 도 8에 도시된 바와 같이, 반도체 실장기판(25)의 상부에 Ni 등의 금속으로 이루어지는 장벽층(40)이 도금 적층되고, 이러한 장벽층(40)의 상부에는 Ag 금속 박막(70c-1)과, Au 금속박막(70c-2)이 순차적으로 2 회 이상 반복 적층되어 구성되는, 2 마이크로 인치 이하의 두께를 가지는 보조 확산층(70c)이 위치하며, 그 상부에는 2 마이크로 인치 이하의 두께를 가지는 Au 주 확산층(75)이 적층되어 구성된다.As shown in FIG. 8, a barrier layer 40 made of a metal such as Ni is plated and stacked on the semiconductor mounting substrate 25, and the Ag metal thin film 70c-1 is deposited on the barrier layer 40. ) And the Au metal thin film 70c-2 are sequentially stacked two or more times, and an auxiliary diffusion layer 70c having a thickness of 2 micro inches or less is disposed, and a thickness of 2 micro inches or less is disposed thereon. The branched Au main diffusion layer 75 is laminated.
이때 Ni등의 금속으로 이루어지는 장벽층(40)의 역할은 전술한 실시예와 동일하고, 그 상부에 적층되는 보조 확산층(70c)은 특히, Ni 장벽층(40)의 상부와, 최상층의 2 마이크로 인치 이하의 두께를 가지는 Au 도금층(75)의 직 하부에, 보조 확산층을 이루는 Au 또는 Ag금속 박막(70c-1, 70c-2) 중 Ag 금속 박막(70c-1)이 위치하게 된다. 이러한 Ag 박막(70c-1)은 전술한 바와 같이 대기 중에 쉽게 산화되므로, 그 상부에 Au 주 확산층이 적층되어 이를 보호한다. 또한 이러한 Ag 또는 Au 금속 박막(70c-1, 70c-2)이 반복 적층으로 구성되는 보조 확산층(70c)의 두께는, 2 마이크로 인치 이하인 것을 특징으로 하는데, 이러한 보조 확산층(70c)을 구성하는 Ag 박막(70c-1)과 Au 박막(70c-2)의 경계면과, 최 상부의 Ag 주 확산층(75)과 그 하부에 위치하는 Ag 박막(70c-=1)의 사이에서는, 반도체 패키지의 제작공정에 포함되는 고온 공정 중에 자연스럽게 열적이력이 발생하여 얇은 Au-Ag 또는 Ag-Au 합금층이 형성된다.At this time, the role of the barrier layer 40 made of a metal such as Ni is the same as in the above-described embodiment, and the auxiliary diffusion layer 70c stacked thereon is, in particular, the top of the Ni barrier layer 40 and the uppermost two micrometers. The Ag metal thin film 70c-1 of the Au or Ag metal thin films 70c-1 and 70c-2 constituting the auxiliary diffusion layer is positioned directly below the Au plating layer 75 having a thickness of less than one inch. As described above, since the Ag thin film 70c-1 is easily oxidized in the air, an Au main diffusion layer is stacked on the top of the Ag thin film 70c-1 to protect the Ag thin film 70c-1. In addition, the thickness of the auxiliary diffusion layer 70c in which the Ag or Au metal thin films 70c-1 and 70c-2 are formed by repeated stacking is 2 micro inches or less, and the Ag constituting the auxiliary diffusion layer 70c is used. A process of manufacturing a semiconductor package between the interface between the thin film 70c-1 and the Au thin film 70c-2, the Ag main diffusion layer 75 at the uppermost level, and the Ag thin film 70c-1 = 1 positioned below it. The thermal force naturally occurs during the high temperature process included in the thin Au-Ag or Ag-Au alloy layer is formed.
이러한 Au-Ag 또는 Ag-Au 합금층에 의하여, 그 상부에 적층되는 Au 보조 확산층(75)은 2 마이크로인치 이하의 두께로 적층되어도 신뢰성 있는 확산 및 접합을 가능하게 한다.By the Au-Ag or Ag-Au alloy layer, the Au auxiliary diffusion layer 75 stacked thereon enables reliable diffusion and bonding even when stacked to a thickness of 2 microinches or less.
제 4 실시예Fourth embodiment
본 발명의 제 4 실시예에 따른 액상확산접합에 적용되는 반도체 실장기판 상에 도금적층되는 확산접합층의 구조는, 최상층에 도금 적층되는 Au 확산층(75)과, 그 직하에 보조 확산층(70d)이 위치하는데, 이러한 보조 확산층(70d)은 Ag 박막으로 이루어진 제 1 보조 확산층(70d-1)과, 이의 상부에 적층되는 Au-Ag 또는 Ag-Au 합금도금층으로 이루어진 제 2 보조 확산층(70d-2)으로 이루어진다.The structure of the diffusion bonding layer plated and laminated on the semiconductor mounting substrate applied to the liquid phase diffusion bonding according to the fourth embodiment of the present invention includes an Au diffusion layer 75 which is plated and laminated on the uppermost layer, and an auxiliary diffusion layer 70d directly below it. In this case, the auxiliary diffusion layer 70d includes a first auxiliary diffusion layer 70d-1 made of an Ag thin film and a second auxiliary diffusion layer 70d-2 formed of an Au-Ag or Ag-Au alloy plating layer stacked thereon. )
이는 도 9에 도시된 바와 같이, 반도체 실장기판(25)의 상부에, Ni 등의 금속으로 이루어지는 장벽층(40)이 도금 적층되고, 이러한 장벽층(40)의 상부에 소정의 두께를 가지는 Ag 금속 박막으로 이루어진 제 1 보조 확산층(70d-1)과, 바람직하게는 2 마이크로 미터 이하의 두께를 가지는 Au-Ag 또는 Ag-Au 합금도금층으로 이루어진 제 2 보조 확산층(70d-2)이 차례로 적층되어 구성된다. 이러한 제 1 및 제 2 보조 확산층으로 이루어지는 보조 확산층의 상부, 특히 제 2 보조 확산층인 Au-Ag 또는 Ag-Au 합금층(70d-2)의 상부에는 2 마이크로 인치 이하의 두께를 가지는 Au 주 확산층(75)이 적층되어 있다.As shown in FIG. 9, a barrier layer 40 made of metal such as Ni is plated and laminated on the semiconductor mounting substrate 25, and Ag having a predetermined thickness on the barrier layer 40 is formed. A first auxiliary diffusion layer 70d-1 made of a metal thin film and a second auxiliary diffusion layer 70d-2 made of an Au-Ag or Ag-Au alloy plating layer preferably having a thickness of 2 micrometers or less are sequentially stacked. It is composed. An Au main diffusion layer having a thickness of 2 micro inches or less on the auxiliary diffusion layer including the first and second auxiliary diffusion layers, in particular, on the Au-Ag or Ag-Au alloy layer 70d-2 as the second auxiliary diffusion layer ( 75) are stacked.
이러한 본 발명에 따른 제 4 실시예는, 전술한 본 발명의 제 2 실시예의 Au-Ag 또는 Ag-Au 보조 확산층(75b)과 Ni 장벽층(40)의 사이에, Ag 박막을 더욱 개재하는 구성을 가지고 있는데, 이러한 제 1 보조 확산층인 Ag 박막층(70d-1)은 하지금속의 표면확산을 막는 Ni 장벽층(40)을 보조함과 동시에, 반도체 실장기판의 연성을 증가시켜 주며, 외부회로와 보다 신뢰성 있는 접합을 가능하게 하는 역할을 한다.This fourth embodiment according to the present invention is configured to further interpose an Ag thin film between the Au-Ag or Ag-Au auxiliary diffusion layer 75b and the Ni barrier layer 40 of the second embodiment of the present invention described above. The first auxiliary diffusion layer Ag thin film layer 70d-1 assists the Ni barrier layer 40 which prevents the surface diffusion of the underlying metal and increases the ductility of the semiconductor mounting substrate. It serves to enable reliable bonding.
이상에서 상술한 바와 같이, 액상 확산접합에 적용되는 반도체 실장기판의 납땜 젖음성을 우수하게 하기 위한 본 발명에 따른 도금 적층구조는, 최상층에 적층되는 Au 주 확산층의 두께를 2 마이크로 인치 이하로 적층함으로, 일반적인 경우에 비하여 경제적으로 매우 우수한 장점을 가지고 있다.As described above, the plating lamination structure according to the present invention for excellent solder wettability of the semiconductor mounting substrate applied to the liquid phase diffusion bonding, by laminating the thickness of the Au main diffusion layer laminated on the top layer to 2 micro inches or less However, it has the advantage that it is economically superior to the general case.
또한 그 하부에 적층되는 Ag를 포함하는 보조 확산층은 그 자체가 납땜성이 우수한 성질을 가지고 있어, 보다 신뢰성 있는 접합을 가능하게 함과 동시에, 특히 반도체 패키지 제조공정 중에 자연스럽게 형성되는 그 경계면의 Au-Ag 또는 Ag-Au 합금층에 의하여 보다 신뢰성 있는 접합을 가능하게 한다. 특히 본 발명에 따른 도금 적층구조는 인체에 유해한 Pb등의 성분이 첨가되지 않아 안전하며, 특히 각각의 도금 두께가 작으므로 불량의 가능성이 낮아 생산성 및 가격면에서 우수한 장점을 가지고 있다.In addition, the auxiliary diffusion layer containing Ag deposited underneath itself has excellent solderability, which enables more reliable bonding, and in particular, Au- at the interface formed naturally during the semiconductor package manufacturing process. Ag or Ag-Au alloy layer allows more reliable bonding. In particular, the plated laminated structure according to the present invention is safe because no harmful components such as Pb are added, and in particular, since the thickness of each plate is small, the possibility of defects is low, which has excellent advantages in terms of productivity and price.
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