KR20090109289A - Semiconductor installed board for csp(chip scale package) - Google Patents

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Abstract

PURPOSE: A semiconductor installed board for CSP(Chip Scale Package) is provided to lower the response speed of the packaged semiconductor chip by preventing the diffusion phenomena of the wiring layer in the package process. CONSTITUTION: A semiconductor installed board(100) for CSP includes a wiring layer(200), a barrier(220), and a diffusion connection layer(240). The wiring layer is formed in the bottom surface of the semiconductor installed board for CSP. The barrier is plating-laminated in the upper side of the wiring layer with Ag or the Ag alloy. The barrier is plating-laminated by the electroless plating. The diffusion connection layer is plating-laminated on the upper side of the barrier with Au.

Description

씨에스피용 반도체 실장기판{Semiconductor Installed Board for CSP(Chip Scale Package)}Semiconductor Installed Board for CSP (Chip Scale Package)}

본 발명은 CSP(Chip Scale Package)용 반도체 실장기판에 관한 것으로, 보다 상세하게는, 경박단소화되는 반도체 칩의 사이즈에 대응하여 소형으로 제작이 가능하고 패키징시 반도체칩의 응답속도가 베어 칩(Bare Chip)의 응답속도에 대응하는 응답속도를 제공할 수 있는 CSP용 반도체 실장기판에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor mounting substrate for a chip scale package (CSP). More particularly, the present invention can be manufactured in a small size according to the size of a semiconductor chip to be light and short, and the response speed of the semiconductor chip during packaging is bare. The present invention relates to a CSP semiconductor mounting substrate capable of providing a response speed corresponding to a response speed of a bare chip.

일반적으로, 반도체 패키지는 크게 기억소자인 반도체 칩과, 이러한 반도체 칩이 안착되는 반도체 실장기판으로 이루어지는데, 이들은 통상 외부로부터의 보호를 위한 몰딩 소재가 전면에 코팅된다. 여기서, 반도체 실장기판은 안착되는 반도체 칩을 지지하는 역할과 함께, 반도체 칩과 반도체 칩을 전기적으로 레이아웃(lay out)하는 여러 가지 종류의 외부회로가 전기적으로 각각 연결될 수 있도록 하는 역할을 한다. In general, a semiconductor package is mainly composed of a semiconductor chip, which is a memory element, and a semiconductor mounting substrate on which the semiconductor chip is seated. These are usually coated with a molding material for protection from the outside. Here, the semiconductor mounting substrate serves to support the semiconductor chip to be seated, and to allow the semiconductor chip and various types of external circuits that electrically lay out the semiconductor chip to be electrically connected to each other.

반도체 패키지 기술에는 패키지 크기를 칩세트 사이즈로 줄이는 CSP(Chip Scaled Package: 칩 크기 패키지) 기술, 복수의 칩세트를 하나의 패키지에 구현하는 MCM(Multi Chip Module) 기술, 칩세트를 그대로 기판에 탑재하는 플립칩(Flip Chip) 기술, 및 인체에 유해한 납을 사용하지 않는 무연 솔더링(Pb-free Soldering) 기술 등이 있다. 반도체 칩이 고속화, 고용량화되고 휴대폰 등 모바일 기기가 반도체 시장의 주류로 떠오름에 따라 CSP 기술이 반도체 조립 공정의 주류로 부상하고 있다. Semiconductor package technology includes Chip Scaled Package (CSP) technology that reduces the package size to chip set size, Multi Chip Module (MCM) technology that implements multiple chipsets in one package, and the chipset is mounted on the board as it is. Flip Chip technology and Pb-free soldering technology that does not use lead that is harmful to the human body. As semiconductor chips become faster and higher in capacity and mobile devices such as mobile phones are becoming mainstream in the semiconductor market, CSP technology is emerging as the mainstream of semiconductor assembly process.

CSP 기술의 장점은 전자제품의 경박단소화 추세에 따른 소자의 패키지 소형화가 가능하고, 작고 가벼우며 패키지 제조에 소요되는 재료를 절감시킬 수 있고, 칩과 외부 기판 사이의 거리가 짧아 전기적 성능이 향상되며 칩의 동작 속도를 높일 수 있고, 반도체 패키지의 생산성 및 실장성을 높일 수 있다. 이에 따라, CSP 기술은 PC 보드의 면적을 줄일 수 있어 전자기기의 크기를 소형으로 제작하는 것이 가능하다. The advantages of CSP technology are that the package of the device can be miniaturized according to the trend of thin and short electronic products, and it is small and light, and the material required for package manufacturing can be saved, and the electrical distance is improved due to the short distance between the chip and the external substrate. In addition, the operation speed of the chip can be increased, and the productivity and mountability of the semiconductor package can be increased. Accordingly, the CSP technology can reduce the area of the PC board, making it possible to make the electronic device small in size.

도 1은 일반적인 CSP용 반도체 실장기판의 적층 구조를 도시한 단면도이다. 1 is a cross-sectional view showing a laminated structure of a general CSP semiconductor mounting substrate.

도시된 CSP용 반도체 실장기판(10)은 최하부면에 구리(Cu) 재질의 배선층(20)이 형성되고, 배선층(20)의 상부면에 니켈(Ni) 등의 재질로 이루어지는 장벽층(22)이 적층 도금되고, 장벽층(22)의 상부면에 Au 재질의 확산 접합층(24)이 적층 도금되어 구성된다. In the illustrated CSP semiconductor mounting board 10, a wiring layer 20 made of copper (Cu) is formed on a bottom surface thereof, and a barrier layer 22 made of nickel (Ni) or the like is formed on an upper surface of the wiring layer 20. The plated layer is laminated and the diffusion bonding layer 24 made of Au is laminated on the upper surface of the barrier layer 22.

이때 Ni 장벽층(22)은 하지금속, 즉 배선층(20)을 구성하는 Cu와 같은 재질의 표면 확산을 방지하기 위한 장벽 역할과 동시에, 외부회로와 연결되는 부분이다. 이러한 기능을 충족시키기 위해 Ni 장벽층(22)은 통상 1~10㎛의 두께로 도금 형성된다. Ni 장벽층(22)은 그 재질이 대기 중에 노출되면 쉽게 산화되는 특성이 있어, 그 상부에 Au 확산 접합층(24)이 도금 적층되어 이를 보호하게 된다. At this time, the Ni barrier layer 22 serves as a barrier for preventing surface diffusion of a base metal, that is, a material such as Cu constituting the wiring layer 20, and is connected to an external circuit. In order to satisfy this function, the Ni barrier layer 22 is usually plated to have a thickness of 1 to 10 µm. Since the Ni barrier layer 22 is easily oxidized when the material is exposed to the air, the Au diffusion bonding layer 24 is plated and laminated on the upper portion of the Ni barrier layer 22 to protect it.

이러한 구성을 가지는 반도체 실장기판(10)은, 액상확산접합과정에서 Au 확산 접합층(24)은 확산되어 사라지고, 그 하부의 Ni 장벽층(22)과 외부회로가 접합되게 된다. 이때 최상층에 적층 도금되는 Au 확산 접합층(24)은, 그 내부에 미세한 세공(micro pore)을 가지는 다공성(porosity)의 특성이 있으므로, 그 하부의 Ni 장벽층(22)을 효과적으로 보호하기 위해서는 통상 0.3~0.5㎛의 비교적 두꺼운 적층 도금이 요구된다. In the semiconductor mounting substrate 10 having such a configuration, the Au diffusion bonding layer 24 diffuses and disappears in the liquid phase diffusion bonding process, and the Ni barrier layer 22 and the external circuit thereunder are bonded to each other. At this time, since the Au diffusion bonding layer 24 laminated and plated on the uppermost layer has a property of porosity having micro pores therein, in order to effectively protect the Ni barrier layer 22 underneath, A relatively thick lamination plating of 0.3 to 0.5 mu m is required.

그런데, 이러한 Au 확산 접합층(24)을 구성하는 Au 금속은 공지된 고가의 금속 물질인 관계로 반도체 실장기판(10)의 제조 단가를 상승시키는 문제점을 가지고 있고, 이는 결국 반도체 패키지의 제조비용이 상승하게 되는 문제점을 가지고 있다. However, the Au metal constituting the Au diffusion bonding layer 24 has a problem of increasing the manufacturing cost of the semiconductor mounting substrate 10 because it is a known expensive metal material, which leads to a manufacturing cost of the semiconductor package. There is a problem that rises.

뿐만 아니라, 도 1과 같은 종래의 반도체 실장기판(10)은 배선층(20)의 표면 확산을 방지하고 외부회로와 전기적으로 연결하기 위해 형성되는 Ni 장벽층(22)은, Ni의 특성상 전기 저항이 큰 특징을 갖는다. 이에 따라, Ni 장벽층(22)으로 인해 패키징되는 반도체 칩의 응답 속도를 떨어뜨리는 문제점이 있다. In addition, in the conventional semiconductor mounting substrate 10 as shown in FIG. 1, the Ni barrier layer 22 formed to prevent surface diffusion of the wiring layer 20 and to be electrically connected to an external circuit has an electrical resistance due to the characteristics of Ni. Has great features. Accordingly, there is a problem that the response speed of the semiconductor chip packaged by the Ni barrier layer 22 is lowered.

이러한 문제점을 개선하기 위해 Ni 장벽층(22)을 제외한 Cu 배선층(20)과 Au 확산 접합층(24) 만으로 반도체 실장기판을 구성하는 방법이 제안되었다. In order to solve this problem, a method of configuring a semiconductor mounting substrate using only the Cu wiring layer 20 and the Au diffusion bonding layer 24 except for the Ni barrier layer 22 has been proposed.

도 2는 도 1의 Ni 장벽층에 의한 단점을 극복하기 위한 종래의 CSP용 반도체 실장기판의 적층 구조를 도시한 단면도이다. FIG. 2 is a cross-sectional view illustrating a laminated structure of a conventional CSP semiconductor mounting substrate for overcoming a disadvantage caused by the Ni barrier layer of FIG. 1.

도시된 CSP용 반도체 실장기판(30)은 도 1과 같이 Ni 장벽층을 도금하지 않고, Cu 배선층(40)의 상부면에 Au 확산 접합층(44)을 인접하여 도금함으로써, Ni에 의한 칩 응답 속도 저하를 개선하였다. The semiconductor mounting substrate 30 for CSP shown in FIG. 1 does not plate the Ni barrier layer as shown in FIG. 1, but instead the Au diffusion bonding layer 44 is plated on the upper surface of the Cu wiring layer 40, thereby providing a chip response by Ni. The slowdown was improved.

그런데, 이러한 CSP용 반도체 실장기판(30)은 반도체 패키지 공정 중 열적 이력을 거치는 동안, Au 확산 접합층(44) 만이 확산되어 접합에 이용되어야 하나, Cu 배선층(40)의 적어도 일부가 확산될 수 있는 문제점이 있다. 이로 인해, 실제로 Cu 배선층(40)의 표면이 확산 후 산화되어 솔더링(Soldering)이 안 되는 문제점이 발생하였다. However, while the CSP semiconductor mounting substrate 30 undergoes a thermal history during the semiconductor package process, only the Au diffusion bonding layer 44 should be diffused and used for bonding, but at least a part of the Cu wiring layer 40 may be diffused. There is a problem. As a result, the surface of the Cu wiring layer 40 is actually oxidized after diffusion, so that soldering is not possible.

이러한 문제점을 극복하기 위해, Au 확산 접합층(44)의 도금 두께를 0.5㎛ 이상으로 형성할 수 있으나, 이는 소요되는 Au의 양이 많아짐에 따른 제조 단가가 상승하게 되는 문제점이 따른다. In order to overcome this problem, the plating thickness of the Au diffusion bonding layer 44 may be formed to be 0.5 μm or more, but this is a problem that the manufacturing cost increases as the amount of Au required increases.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, Au의 소비를 최소화하여 기존에 비해 제조 단가를 현저하게 낮출 수 있으면서도 패키지 공정시 배선층의 확산현상 방지하고 패키징되는 반도체 칩의 응답속도를 저하시키지 않는 CSP용 반도체 실장기판을 제공하는 데 있다. An object of the present invention for solving the above problems, while minimizing the consumption of Au can significantly reduce the manufacturing cost compared to the conventional, while preventing the diffusion of the wiring layer during the packaging process and reduce the response speed of the packaged semiconductor chip To provide a CSP semiconductor mounting substrate.

상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 CSP(Chip Scale Package)용 반도체 실장기판은, 상기 CSP용 반도체 실장기판의 최하부면에 형성되는 배선층; 상기 배선층의 상부면에 Ag 또는 Ag 합금으로 도금 적층되는 장벽층; 및 상기 장벽층의 상부면에 Au로 도금 적층되는 확산 접합층을 포함하여 구성된다. In order to achieve the above object, a semiconductor mounting substrate for a chip scale package (CSP) according to an embodiment of the present invention includes a wiring layer formed on a lowermost surface of the semiconductor mounting substrate for a CSP; A barrier layer plated and laminated with Ag or Ag alloy on an upper surface of the wiring layer; And a diffusion bonding layer plated with Au on the upper surface of the barrier layer.

본 발명의 실시 예에서 상기 장벽층은 무전해 도금법 중 환원 도금법에 의해 도금 적층된다. 상기 환원 도금법에 의해 이용되는 환원제는 인(P), 보론(B), 셀레륨(Se) 등이다. 또한 상기 배선층은 Cu로 구성된다. In an embodiment of the present invention, the barrier layer is plated and laminated by the reduction plating method of the electroless plating method. Reducing agents used by the reduction plating method are phosphorus (P), boron (B), selenium (Se) and the like. In addition, the wiring layer is composed of Cu.

본 발명의 실시 예에서 상기 장벽층은 0.1~3㎛ 두께로 도금 적층되고, 상기 확산 접합층은 0.01~0.2㎛ 두께로 도금 적층된다. In an embodiment of the present invention, the barrier layer is plated and laminated with a thickness of 0.1 to 3 μm, and the diffusion bonding layer is plated and laminated with a thickness of 0.01 to 0.2 μm.

본 발명에 따르면, 배선층의 상부면에 환원 도금법을 이용하여 Ag 또는 Ag 합금으로 0.2~3㎛ 두께의 장벽층을 형성하고 장벽층의 상부c면에 Au로 0.01~0.2㎛ 두께의 확산 접합층을 형성함으로써, 경박단소화되는 칩에 대응하는 극소형의 CSP용 기판 제작이 가능하고 Au의 소비를 최소화하여 제조 단가를 현저하게 낮출 수 있으며 장벽층에 의해 패키지 공정시 배선층의 확산현상 방지하고 패키징되는 반도체 칩의 응답속도를 저하시키지 않는 CSP용 반도체 실장기판을 제작할 수 있다. According to the present invention, a barrier layer having a thickness of 0.2 to 3 µm is formed on the upper surface of the wiring layer using Ag or Ag alloy, and a diffusion bonding layer having a thickness of 0.01 to 0.2 µm is formed on the surface c of the barrier layer using Au. By forming the substrate, it is possible to manufacture a very small CSP substrate corresponding to a thin and short chip, and to minimize the consumption of Au, which significantly lowers the manufacturing cost. The barrier layer prevents the diffusion of the wiring layer during the packaging process and is packaged. A CSP semiconductor mounting substrate can be produced that does not lower the response speed of the semiconductor chip.

이하, 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same elements in the figures are represented by the same numerals wherever possible. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

도 3은 본 발명의 바람직한 실시 예에 따른 패키지 공정시 배선층의 확산현상 방지 및 패키징된 반도체 칩의 응답속도를 저하 방지를 위한 적층 구조를 갖는 CSP용 반도체 실장기판을 도시한 단면도이다. 3 is a cross-sectional view illustrating a CSP semiconductor mounting substrate having a stacked structure for preventing diffusion of a wiring layer and lowering a response speed of a packaged semiconductor chip during a packaging process according to an exemplary embodiment of the present invention.

도시된 바와 같이, CSP용 반도체 실장기판(100)은 최하부면에 구리(Cu) 재질의 배선층(200)이 형성되고, Cu 배선층(200)의 확산을 방지하기 위해 배선층(200)의 상부면에 은(Ag) 또는 은(Ag) 합금 재질로 이루어진 장벽층(220)이 적층 도금되고, 장벽층(220)의 상부면에 Au 재질의 확산 접합층(240)이 적층 도금되어 구성된다. 이와 같이, 본 발명은 장벽층(220)을 Ag 또는 Ag 합금으로 구성함으로써, 반도체 칩의 응답속도를 저하시키지 않는 패키지의 구성이 가능하다. 또한, 본 발명은 장벽층(220)을 Ag 또는 Ag 합금으로 구성함으로써, 패키징 공정시 열적 이력에 의해 Ag 또는 Ag 합금의 장벽층(220)이 노출되더라도 산화 현상을 방지할 수 있으며 Cu 배선층(200)의 확산 현상을 막을 수 있다. 설사, 반도체 패키징 공정시 열적 이력에 의해 Cu 배선층(200)에 확산 현상이 발생하더라도, Ag 또는 Ag 합금의 장벽층(220) 두께를 두껍게 하여 Cu 배선층(200)을 구성하는 Cu가 표면까지 확산되어 산화되는 것만 방지하여 구성하면 된다. 왜냐하면, 장벽층(220)을 구성하는 Ag 성분은 높은 솔더링 특성을 가지고 있어서, 솔더링 공정 시 신속한 접합이 가능하 기 때문이다. As shown, the CSP semiconductor mounting substrate 100 is formed on the bottom surface of the wiring layer 200 made of copper (Cu), the upper surface of the wiring layer 200 to prevent the diffusion of the Cu wiring layer 200 The barrier layer 220 made of silver (Ag) or silver (Ag) alloy material is laminated and plated, and the diffusion bonding layer 240 of Au material is laminated and plated on the upper surface of the barrier layer 220. As described above, according to the present invention, the barrier layer 220 is made of Ag or Ag alloy, so that a package that does not lower the response speed of the semiconductor chip can be configured. In addition, according to the present invention, since the barrier layer 220 is made of Ag or Ag alloy, even if the barrier layer 220 of Ag or Ag alloy is exposed by thermal history during the packaging process, oxidation may be prevented and the Cu wiring layer 200 may be prevented. ) Can prevent the diffusion phenomenon. Even if the diffusion phenomenon occurs in the Cu wiring layer 200 due to thermal history during the semiconductor packaging process, the Cu constituting the Cu wiring layer 200 is diffused to the surface by increasing the thickness of the barrier layer 220 of Ag or Ag alloy. It is only necessary to prevent the oxidation. This is because the Ag component constituting the barrier layer 220 has a high soldering property, and thus can be quickly bonded during the soldering process.

또한, 본 실시 예에서 Ag 또는 Ag 합금 장벽층(220)은 하지금속, 즉 배선층(200)을 구성하는 Cu와 같은 재질의 표면 확산을 방지하기 위한 장벽 역할과 동시에 Au 확산 접합층(240)과 함께 확산되는 확산 역할을 한다. 이러한 기능을 충족시키기 위해 Ag 또는 Ag 합금 장벽층(220)은 0.1~3㎛의 두께로 도금 형성하는 것이 바람직하다. In addition, in the present embodiment, the Ag or Ag alloy barrier layer 220 serves as a barrier to prevent surface diffusion of a base metal, that is, a material such as Cu constituting the wiring layer 200, and simultaneously with the Au diffusion bonding layer 240. It plays a role of spreading together. In order to satisfy this function, Ag or Ag alloy barrier layer 220 is preferably formed by plating to a thickness of 0.1 ~ 3㎛.

왜냐하면, 0.1㎛ 미만으로 Ag 또는 Ag 합금 장벽층(220)을 형성하는 경우, 패키징 공정시 열적 이력에 의해 Cu 배선층(200)의 Cu가 표면까지 확산되어 산화 현상이 발생할 수 있는 등, 장벽층의 역할에 충족되지 않을 수 있기 때문이다. 또한, 3㎛ 이상으로 Ag 또는 Ag 합금 장벽층(220)을 형성하는 경우, 용융 Solder의 조성을 변화 시켜 Solder의 융점을 높여 Soldering의 저하를 초래할 수 있고, 불필요한 제품 단가의 상승을 가져올 수 있다. 이와 같이, 본 발명에서 0.1~3㎛의 두께로 두껍게 형성되는 Ag 또는 Ag 합금 장벽층(220)은 Cu 배선층(200)에 대한 장벽층의 기능뿐만 아니라, 용융확산 접합 시 보조 확산층의 기능을 한다. This is because when the Ag or Ag alloy barrier layer 220 is formed to be less than 0.1 μm, the oxidation of the barrier layer may occur due to the diffusion of Cu of the Cu wiring layer 200 to the surface by thermal history during the packaging process. The role may not be met. In addition, when the Ag or Ag alloy barrier layer 220 is formed to 3㎛ or more, by changing the composition of the molten solder to increase the melting point of the solder may lead to a decrease in soldering, it may lead to an unnecessary increase in the product cost. As described above, the Ag or Ag alloy barrier layer 220 thickly formed to a thickness of 0.1 to 3 μm functions not only as a barrier layer for the Cu wiring layer 200 but also as an auxiliary diffusion layer during melt diffusion bonding. .

한편 Au 확산 접합층(240)은 Ag 또는 Ag 합금 장벽층(220)이 반도체 공정시 열적 이력을 견디고, 외부 환경에 노출되는 것만으로 보호해줄 수 있는 두께로 도금된다. 이러한 기능을 충족시키기 위해 본 실시 예에서 Au 확산 접합층(240)은 0.01~0.2㎛의 두께로 도금 형성하는 것이 바람직하다. Meanwhile, the Au diffusion bonding layer 240 is plated to a thickness that allows the Ag or Ag alloy barrier layer 220 to withstand thermal history during semiconductor processing and to be protected only by being exposed to the external environment. In order to satisfy this function, it is preferable that the Au diffusion bonding layer 240 is plated to have a thickness of 0.01 to 0.2 μm in this embodiment.

왜냐하면, 0.01㎛ 미만으로 Au 확산 접합층(240)을 형성하는 경우, 도금된 Au 층이 너무 얇아 반도체 공정시 Ag 또는 Ag 합금 장벽층(220)이 열적 이력을 견 디지 못하거나, 장벽층(200)의 표면이 외부 환경에 노출될 수 있기 때문이다. 또한, 0.2㎛ 이상으로 Au 확산 접합층(240)을 형성하는 경우, 많은 Au가 소요되어 제조 단가가 상승할 수 있기 때문이다. If the Au diffusion bonding layer 240 is formed to be less than 0.01 μm, the plated Au layer may be too thin so that the Ag or Ag alloy barrier layer 220 does not withstand the thermal history during the semiconductor process, or the barrier layer 200 The surface of) may be exposed to the external environment. In addition, when the Au diffusion bonding layer 240 is formed to be 0.2 μm or more, a large amount of Au is required, and manufacturing costs may increase.

이러한 적층 도금 구조를 가지는 CSP용 반도체 실장기판(100)은, 액상확산접합과정에서 Au 확산 접합층(240)은 확산되어 사라지고, 그 하부의 Ag 또는 Ag 합금 장벽층(220)도 같이 용융 솔더(Solder) 속으로 확산되어 솔더링(Soldering)이 이루어진다.In the CSP semiconductor mounting substrate 100 having the laminated plating structure, the Au diffusion bonding layer 240 diffuses and disappears in the liquid phase diffusion bonding process, and the Ag or Ag alloy barrier layer 220 underneath the molten solder ( It is diffused into the solder and soldering is performed.

CSP, 즉 반도체 칩 크기의 패키지를 만들 경우, 칩 사이즈(Chip Size)수준으로 패키징하기 위해 패키징용 반도체 실장기판의 사이즈가 보다 작게 구성해야하는 경우가 있다. 이러한 경우에 전기를 인가할 배선을 형성할 공간이 협소하여 공간 확보가 불가능하거나, 독립단자를 만들 경우가 있다. 이와 같은 경우, 본 발명에서는 Cu 배선층(200)의 상부면에 Ag 또는 Ag 합금 장벽층(220)을 도금시킬 때, 전기 도금법을 이용하지 않고 화학반응을 이용하여 도금하는 무전해 도금법을 이용한다. When manufacturing a CSP, that is, a semiconductor chip size package, there is a case in which the size of the packaging semiconductor mounting substrate must be made smaller in order to package at the chip size level. In such a case, there is a case where the space for forming the wiring for applying electricity is too small to secure the space or the independent terminal may be made. In this case, in the present invention, when the Ag or Ag alloy barrier layer 220 is plated on the upper surface of the Cu wiring layer 200, an electroless plating method is used in which the plating is performed using a chemical reaction instead of the electroplating method.

이에 따라, 본 발명의 실시 예에서는, 무전해 도금법 중 치환 도금법을 이용하거나 환원 도금법을 이용하여 Ag 또는 Ag 합금 장벽층(220)을 도금 형성할 수 있다. Accordingly, in the embodiment of the present invention, the Ag or Ag alloy barrier layer 220 may be plated by using a substitution plating method or a reduction plating method of the electroless plating method.

여기서, 치환 도금법으로 Ag 또는 Ag 합금 장벽층(220)을 도금 형성할 경우, Ag 또는 Ag 합금 도금은 치환 도금법에 의해 도금된 Ag의 표면을 나타낸 도 4와 같이 높은 공극률(porosity)을 가지게 되므로 열적 이력에 의해 하부면에 적층된 Cu 배선층(200)의 확산현상을 방지할 수 없다. 또한, Cu 배선층(200)의 확산 현상을 효율적으로 방지하기 위해서는 Ag치환도금의 공극 특성 때문에 기본적으로 Ag 또는 Ag 합금의 두께를 0.3㎛이상을 형성해야 한다. 그러나, 치환 도금법의 특성은 Ag 또는 Ag 합금의 도금 두께를 0.3㎛이상으로 두껍게 형성하기 위해서는 Ag도금 농도를 아주 높게 가져가면서도, 치환 도금법에 의한 Ag 도금 속도를 나타낸 도 5와 같이 많은 도금 시간이 소요되므로 본 발명에는 부적합하다. Here, when the Ag or Ag alloy barrier layer 220 is plated by the substitution plating method, the Ag or Ag alloy plating has a high porosity as shown in FIG. 4 showing the surface of Ag plated by the substitution plating method. Due to the history, the diffusion phenomenon of the Cu wiring layer 200 laminated on the lower surface cannot be prevented. In addition, in order to effectively prevent the diffusion phenomenon of the Cu wiring layer 200, the thickness of the Ag or Ag alloy should be basically 0.3 μm or more due to the pore characteristics of the Ag substitution plating. However, the characteristics of the substitution plating method is that in order to form a thick plating thickness of Ag or Ag alloy of 0.3 µm or more, the Ag plating concentration is very high, but a large plating time is shown in FIG. 5 showing the Ag plating rate by the substitution plating method. It is not suitable for the present invention since it is required.

따라서 본 발명의 실시 예에서는 인(P)나 보론(B), 또는 세레륨(Se) 등의 환원제를 먼저 전착시키고, 이를 매개로 Ag 또는 Ag 합금을 석출시키는 환원 도금법을 이용하여 장벽층(220)을 형성하는 도금 방법을 이용한다. 이에, 솔더링 특성을 요구하는 본 발명의 CSP의 경우는 Ag내에 P, B, Se 등 환원도금 원리에 의하여 어쩔 수 없이 첨가되는 원소들이 존재한다 하더라도, Ag의 높은 솔더링성 때문에 Ag의 솔더링 특성에 영향을 주지 않는다.Therefore, in the embodiment of the present invention, the barrier layer 220 is formed by using a reduction plating method of first depositing a reducing agent such as phosphorus (P), boron (B), or cerium (Se), and depositing Ag or Ag alloy therethrough. ) Is used to form a plating method. Therefore, in the case of the CSP of the present invention that requires soldering properties, even though elements that are inevitably added by Ag, such as P, B, Se, are inevitably added to Ag, the solderability of Ag is affected due to the high solderability of Ag. Does not give.

이때 Ag 표면에 도금하는 Au 확산 접합층(240)은 장벽층(220)인 Ag층이 반도체 공정시 열적이력을 견디고, 외부 환경에 노출되지 않도록 보호 해 줄 정도의 두께만 유지하면 되기 때문에 어떠한 도금법으로 형성하여도 문제되지 않는다. At this time, the Au diffusion bonding layer 240 to be plated on the Ag surface is only required to maintain a thickness enough to protect the Ag layer, which is the barrier layer 220, to withstand thermal history during the semiconductor process, and to protect it from exposure to the external environment. It does not matter even if formed.

이상에서는 본 발명에서 특정의 바람직한 실시 예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시 예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 및 균등한 타 실시가 가능할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부한 특허 청구범위에 의해서만 정해져야 할 것이다.In the above, specific preferred embodiments of the present invention have been illustrated and described. However, the present invention is not limited to the above-described embodiments, and any person having ordinary skill in the art to which the present invention pertains may make various modifications and equivalents without departing from the gist of the present invention attached to the claims. Other implementations may be possible. Therefore, the true technical protection scope of the present invention should be defined only by the appended claims.

도 1은 일반적인 CSP용 반도체 실장기판의 적층 구조를 도시한 단면도이다. 1 is a cross-sectional view showing a laminated structure of a general CSP semiconductor mounting substrate.

도 2는 도 1의 Ni 장벽층에 의한 단점을 극복하기 위한 종래의 CSP용 반도체 실장기판의 적층 구조를 도시한 단면도이다. FIG. 2 is a cross-sectional view illustrating a laminated structure of a conventional CSP semiconductor mounting substrate for overcoming a disadvantage caused by the Ni barrier layer of FIG. 1.

도 3은 본 발명의 바람직한 실시 예에 따른 패키지 공정시 배선층의 확산현상 방지 및 패키징된 반도체 칩의 응답속도를 저하 방지를 위한 적층 구조를 갖는 CSP용 반도체 실장기판을 도시한 단면도이다. 3 is a cross-sectional view illustrating a CSP semiconductor mounting substrate having a stacked structure for preventing diffusion of a wiring layer and lowering a response speed of a packaged semiconductor chip during a packaging process according to an exemplary embodiment of the present invention.

도 4는 치환 도금법에 의해 도금된 Ag의 표면을 나타낸 도면이다. 4 is a view showing the surface of Ag plated by the substitution plating method.

도 5는 치환 도금법에 의한 Ag 도금 속도를 나타낸 도면이다. 5 is a diagram showing Ag plating rates by the substitution plating method.

Claims (6)

CSP(Chip Scale Package)용 반도체 실장기판에 있어서, In the semiconductor mounting substrate for CSP (Chip Scale Package), 상기 CSP용 반도체 실장기판의 최하부면에 형성되는 배선층; A wiring layer formed on the lowermost surface of the CSP semiconductor mounting substrate; 상기 배선층의 상부 면에 Ag 또는 Ag 합금으로 도금 적층되는 장벽층; 및 A barrier layer plated and laminated with Ag or Ag alloy on an upper surface of the wiring layer; And 상기 장벽층의 상부면에 Au로 도금 적층되는 확산 접합층을 포함하는 것을 특징으로 하는 CSP용 반도체 실장기판. And a diffusion bonding layer plated with Au on the upper surface of the barrier layer. 제 1항에 있어서, The method of claim 1, 상기 장벽층은 무전해 도금법에 의해 도금 적층되는 것을 특징으로 하는 CSP용 반도체 실장기판.The barrier layer is a CSP semiconductor mounting substrate, characterized in that the plating is laminated by an electroless plating method. 제 2항에 있어서, The method of claim 2, 상기 장벽층은 상기 무전해 도금법 중 환원 도금법에 의해 도금 적층되는 것을 특징으로 하는 CSP용 반도체 실장기판.The barrier layer is a CSP semiconductor mounting substrate, characterized in that the plating is laminated by the reduction plating method of the electroless plating method. 제 3항에 있어서, The method of claim 3, wherein 상기 환원 도금법에 의해 이용되는 환원제는 인(P),보론(B), 세레륨(Se) 중 어느 하나인 것을 특징으로 하는 CSP용 반도체 실장기판.The reducing agent used by the reduction plating method is any one of phosphorus (P), boron (B), cerium (Se) semiconductor mounting substrate for CSP. 제 1항에 있어서, The method of claim 1, 상기 장벽층은 0.1~3㎛ 두께로 도금 적층되는 것을 특징으로 하는 CSP용 반도체 실장기판.The barrier layer is a CSP semiconductor mounting substrate, characterized in that the plating laminated to a thickness of 0.1 ~ 3㎛. 제 1항에 있어서, The method of claim 1, 상기 확산 접합층은 0.01~0.2㎛ 두께로 도금 적층되는 것을 특징으로 하는 CSP용 반도체 실장기판.The diffusion bonding layer is a CSP semiconductor mounting substrate, characterized in that the plating laminated to a thickness of 0.01 ~ 0.2㎛.
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