KR101330780B1 - Printed circuit board and Semiconductor package using thereof and Manufacturing method thereof - Google Patents

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Abstract

본 발명은 기저층, 상기 기저층 상부에 형성된 다이패드부 및 본딩패드부, 상기 본딩패드부 상에 Ni 박막도금층 및 Ag 또는 Pd를 도금하여 형성된 박막도금층이 순차 형성된 회로기판 및 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것으로서, 박막도금층 형성시 귀금속인 금을 사용하지 않게 되어 반도체 패키지의 제조비용을 절감시킬 수 있게 되고, 박막도금층의 두깨를 얇게 형성함에 따라 원재료를 절감하고 도금 공정 소요시간을 단축함으로써 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. The present invention provides a circuit board having a base layer, a die pad portion formed on the base layer and a bonding pad portion, a thin plate plating layer formed by plating Ni or Ag or Pd on the bonding pad portion, and a semiconductor package using the same, and fabricating the same. The present invention relates to a method of manufacturing a thin film plating layer, which eliminates the use of gold, which is a precious metal, to reduce the manufacturing cost of a semiconductor package, and to reduce the raw material and shorten the plating time by forming a thin layer of the thin film plating layer. It can reduce the cost and improve the operation rate.

Description

회로기판, 이를 이용한 반도체 패키지 및 그 제조방법{Printed circuit board and Semiconductor package using thereof and Manufacturing method thereof}Printed circuit board and semiconductor package using same and manufacturing method

본 발명은 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a circuit board, a semiconductor package using the same, and a method of manufacturing the same.

반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 뜻하며, 이러한 공정에 의해 제조된 부품을 반도체 패키지라 한다.Semiconductor packaging refers to a process in which individual chips made by a wafer process are electrically connected to be used as actual electronic components, and are sealed and packaged to protect against external shocks. It is called a package.

보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 회로기판(PCB)에 실장 되기 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.Typically, a single wafer is made of dozens or even hundreds of chips printed with the same electrical circuit. These individual chips cannot, by themselves, serve as electronic components. Therefore, it is necessary to make an electric cable connected to the outside in order to receive the electrical signal from the outside to deliver the electrical signal running inside the chip. In addition, chips contain very fine circuitry, which can be easily damaged by moisture, dust and external shocks. After all, the chip itself formed on the wafer surface is not a complete product until it is mounted on a circuit board (PCB) as an electronic component. Therefore, the packaging process is to finalize the chip to make electrical connections to the chip on the wafer and seal the packaging to withstand external shocks so that the chip can serve as a complete individual electronic device.

종래의 반도체 패키지는, 반도체칩과 리드프레임을 연결하는 와이어본딩(wire bonding) 공정 수행시 금(Au)을 본딩와이어로 사용한다. 이에 따라 종래에는 공개특허공보 제10-2009-0128983호의 식별번호 11에 기재된 바와 같이, 기판의 접합면에 니켈도금 및 금도금을 수행하여 금으로 이루어진 본딩와이어와의 접합성을 유지하였다.In a conventional semiconductor package, gold (Au) is used as a bonding wire when performing a wire bonding process for connecting a semiconductor chip and a lead frame. Accordingly, conventionally, as described in Korean Patent Application Publication No. 10-2009-0128983, No. 11, nickel-plating and gold-plating were performed on the bonding surface of the substrate to maintain bonding with the bonding wire made of gold.

그러나, 이러한 구조를 갖는 종래의 반도체 패키지는 귀금속인 금(Au) 사용량 증가에 따른 제조비용 상승의 문제점 및 다수의 도금공정 진행에 따른 제조공정의 효율성이 떨어지는 문제점이 있었다.However, the conventional semiconductor package having such a structure has a problem in that the manufacturing cost increases due to the increase in the use of precious metals (Au) and the efficiency of the manufacturing process decreases due to the progress of a plurality of plating processes.

공개특허공보 제10-2009-0128983호Publication No. 10-2009-0128983

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 회로기판의 본딩패드부에 Ni 박막도금층 및 Ag 또는 Pd로 형성된 박막도금층을 순차 형성하여 본딩와이어와의 접합력을 향상시키고, 제조비용을 절감할 수 있는 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법을 제공하는데 있다.The present invention has been made to solve the above problems, an object of the present invention is to form a Ni thin film plating layer and a thin film plating layer formed of Ag or Pd in the bonding pad portion of the circuit board to improve the bonding strength with the bonding wires To provide a circuit board, a semiconductor package using the same and a method of manufacturing the same can reduce the manufacturing cost.

상술한 과제를 해결하기 위한 본 발명의 회로기판은, 기저층; 상기 기저층 상부에 형성된 다이패드부 및 본딩패드부; 상기 본딩패드부 상에 형성된 Ni 박막도금층; 상기 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 형성된 박막도금층; 을 포함하여 형성될 수 있다.The circuit board of the present invention for solving the above problems, the base layer; A die pad part and a bonding pad part formed on the base layer; A Ni thin film plating layer formed on the bonding pad portion; A thin film plating layer formed by plating Ag or Pd on the Ni thin film plating layer; It may be formed to include.

본 발명의 회로기판에 있어서, 상기 Ni 박막도금층은, 0.005 내지 0.300 마이크로미터의 두께로 형성되는 것이 바람직하다.In the circuit board of the present invention, the Ni thin film plating layer is preferably formed to a thickness of 0.005 to 0.300 micrometers.

본 발명의 회로기판에 있어서, 상기 박막도금층이 Ag를 도금하여 형성된 경우, 그 두께는 0.005 내지 2.000 마이크로미터의 범위에서 형성되는 것이 바람직하다.In the circuit board of the present invention, when the thin film plating layer is formed by plating Ag, the thickness thereof is preferably formed in the range of 0.005 to 2.000 micrometers.

본 발명의 회로기판에 있어서, 상기 박막도금층이 Pd를 도금하여 형성된 경우, 그 두께는 0.005 내지 0.150 마이크로미터의 범위에서 형성되는 것이 바람직하다.In the circuit board of the present invention, when the thin film plating layer is formed by plating Pd, the thickness thereof is preferably formed in the range of 0.005 to 0.150 micrometers.

상술한 본 발명의 회로기판에 있어서, 상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성될 수 있다.In the circuit board of the present invention described above, the die pad portion and the bonding pad portion may be formed including Cu.

본 발명의 회로기판은, 상기 기저층 하부에 형성된 솔더볼 패드; 상기 기저층을 관통하여 형성된 전도성 비아홀을 더 포함하고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나는 상기 전도성 비아홀을 매개로 상기 솔더볼 패드와 전기적으로 접속될 수 있다.The circuit board of the present invention, the solder ball pad formed on the base layer; The semiconductor device may further include a conductive via hole formed through the base layer, and at least one of the die pad part and the bonding pad part may be electrically connected to the solder ball pad through the conductive via hole.

상술한 과제를 해결하기 위한 본 발명의 반도체 패키지는, 기저층 상부에 다이패드부 및 본딩패드부가 형성된 회로기판; 상기 다이패드부 상에 실장되는 반도체 칩; 상기 반도체 칩과 상기 본딩패드부를 연결하는 본딩와이어; 상기 반도체 칩을 몰딩하는 몰딩부; 를 포함하되, 상기 본딩패드부 상에는 Ni 박막도금층 및 Ag 또는 Pd로 형성된 박막도금층이 순차 적층될 수 있다.The semiconductor package of the present invention for solving the above problems, the circuit board formed with a die pad portion and a bonding pad portion on the base layer; A semiconductor chip mounted on the die pad unit; Bonding wires connecting the semiconductor chip and the bonding pad unit; A molding part molding the semiconductor chip; Including, the Ni thin film plating layer and the thin film plating layer formed of Ag or Pd may be sequentially stacked on the bonding pad portion.

본 발명의 반도체 패키지에 있어서, 상기 Ni 박막도금층은, 0.005 내지 0.300 마이크로미터의 두께로 형성될 수 있다.In the semiconductor package of the present invention, the Ni thin film plating layer may be formed to a thickness of 0.005 to 0.300 micrometers.

본 발명의 반도체 패키지에 있어서, 상기 박막도금층이 Ag로 형성된 경우, 그 두게는 0.005 내지 2 마이크로미터의 범위에서 형성될 수 있다. In the semiconductor package of the present invention, when the thin film plating layer is formed of Ag, the thickness thereof may be formed in a range of 0.005 to 2 micrometers.

본 발명의 반도체 패키지에 있어서, 상기 박막도금층이 Pd로 형성된 경우, 그 두께는 0.005 내지 0.150 마이크로미터의 범위에서 형성될 수 있다.In the semiconductor package of the present invention, when the thin film plating layer is formed of Pd, the thickness thereof may be formed in the range of 0.005 to 0.150 micrometers.

상술한 본 발명의 반도체 패키지에 있어서, 상기 본딩와이어는 Cu를 포함하여 형성될 수 있으며, 또한 상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성될 수 있다.In the above-described semiconductor package of the present invention, the bonding wire may be formed including Cu, and the die pad part and the bonding pad part may be formed including Cu.

본 발명의 반도체 패키지에 있어서, 상기 회로기판은, 상기 기저층 타면에 형성된 솔더볼 패드; 상기 기저층을 관통하여 형성되고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나를 상기 솔더볼 패드와 전기적으로 접속시키는 전도성 비아홀을 더 포함하여 이루어질 수 있다.In the semiconductor package of the present invention, the circuit board, a solder ball pad formed on the other surface of the base layer; The semiconductor device may further include a conductive via hole formed through the base layer and electrically connecting at least one of the die pad portion and the bonding pad portion to the solder ball pad.

상술한 과제를 해결하기 위한 본 발명의 회로기판 제조방법은, 기저층 상에 다이패드부 및 본딩패드부를 형성하고, 상기 본딩패드부 상에 Ni를 도금하여 Ni 박막도금층을 형성하고, 상기 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하는 것을 포함하여 이루어질 수 있다.In the circuit board manufacturing method of the present invention for solving the above problems, a die pad portion and a bonding pad portion are formed on a base layer, Ni is plated on the bonding pad portion to form a Ni thin film plating layer, and the Ni thin film plating layer It may include forming a thin film plating layer by plating Ag or Pd on.

본 발명의 회로기판 제조방법에 있어서, 상기 Ni 박막도금층은 0.005 내지 0.300 마이크로미터의 두께로 형성하는 것이 바람직하다.In the circuit board manufacturing method of the present invention, the Ni thin film plating layer is preferably formed to a thickness of 0.005 to 0.300 micrometers.

본 발명의 회로기판 제조방법에 있어서, 상기 박막도금층이 Ag를 도금하여 형성된 경우, 그 두께는 0.005 내지 2 마이크로미터의 범위에서 형성하는 것이 바람직하다.In the circuit board manufacturing method of the present invention, when the thin film plating layer is formed by plating Ag, the thickness thereof is preferably formed in the range of 0.005 to 2 micrometers.

본 발명의 회로기판 제조방법에 있어서, 상기 박막도금층이 Pd를 도금하여 형성된 경우, 그 두께는 0.005 내지 0.150 마이크로미터의 범위에서 형성하는 것이 바람직하다.In the circuit board manufacturing method of the present invention, when the thin film plating layer is formed by plating Pd, the thickness thereof is preferably formed in the range of 0.005 to 0.150 micrometers.

상술한 본 발명의 회로기판 제조방법에 있어서, 상기 다이패드부 및 본딩패드부를 형성하는 것은, 상기 기저층상에 Cu 층을 적층하고, 상기 Cu 층을 패터닝하는 것을 포함하여 이루어질 수 있다.In the circuit board manufacturing method of the present invention described above, forming the die pad portion and the bonding pad portion may include laminating a Cu layer on the base layer and patterning the Cu layer.

상술한 과제를 해결하기 위한 본 발명의 반도체 패키지 제조방법은, 기저층 상에 다이패드부 및 본딩패드부를 형성하고, 상기 본딩패드부 상에 Ni를 도금하여 Ni 박막도금층을 형성하고, 상기 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하고, 상기 다이패드부 상에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 박막도금층이 형성된 본딩패드부를 와이어로 와이어본딩하고, 상기 다이패드부, 상기 본딩패드부, 상기 반도체 칩 및 상기 본딩와이어를 몰딩재로 몰딩하는 것을 포함하여 이루어질 수 있다.In the semiconductor package manufacturing method of the present invention for solving the above problems, a die pad portion and a bonding pad portion are formed on a base layer, Ni is plated on the bonding pad portion to form a Ni thin film plating layer, and the Ni thin film plating layer A thin film plating layer is formed by plating Ag or Pd on the semiconductor pad, a semiconductor chip is mounted on the die pad unit, wire bonding bond pads formed with the semiconductor chip and the thin film plating layer are wire-bonded with wires, and the die pad unit and the The method may include molding a bonding pad part, the semiconductor chip, and the bonding wire with a molding material.

본 발명의 반도체 패키지 제조방법에 있어서, 상기 본딩와이어는 Cu를 포함하여 형성될 수 있다.In the method of manufacturing a semiconductor package of the present invention, the bonding wire may be formed including Cu.

본 발명의 반도체 패키지 제조방법에 있어서, 기저층 상에 다이패드부 및 본딩패드부를 형성하는 것은, 상기 기저층상에 Cu 층을 적층하고, 상기 Cu 층을 패터닝하는 것을 포함하여 이루어질 수 있다.In the method of manufacturing a semiconductor package of the present invention, forming the die pad portion and the bonding pad portion on the base layer may include laminating a Cu layer on the base layer and patterning the Cu layer.

본 발명에 의하면, 본딩패드부에 도금층 형성시, 고가의 귀금속인 금(Au)을 사용하지 않음에 따라, 원가절감에 따른 제조비용 감소효과를 갖게 된다.According to the present invention, when the plating layer is formed on the bonding pad portion, gold (Au), which is an expensive precious metal, is not used, thereby reducing the manufacturing cost according to cost reduction.

또한 본 발명에 의하면, 와이어 본딩시 구리(Cu)로 형성된 본딩와이어를 사용할 수 있게 되어, 추가적인 제조비용 감소효과를 갖게 된다.In addition, according to the present invention, it is possible to use a bonding wire formed of copper (Cu) at the time of wire bonding, thereby further reducing the manufacturing cost.

아울러 본 발명에 의하면, 본딩패드부에 형성하는 박막도금층을 얇게 형성함에 따라 도금 공정 소요시간을 단축할 수 있게 되고, 원재료 사용량을 절감할 수 있게 되어, 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다.In addition, according to the present invention, as the thin film plating layer formed on the bonding pad portion is formed thin, the plating process time can be shortened, the amount of raw materials can be reduced, and manufacturing cost reduction and process operation rate can be improved. It can be effective.

그리고, 본 발명에 의하면 본딩패드부상에 Ni 박막도금층 및 Ag 또는 Pd를 도금하여 형성된 박막도금층을 형성함으로써 와이어본딩시 가해지는 열에 의한 본딩패드부의 표면 산화를 억제할 수 있게 되어, 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과를 거둘 수 있다.In addition, according to the present invention, by forming a Ni thin film plating layer and a thin film plating layer formed by plating Ag or Pd on the bonding pad portion, it is possible to suppress surface oxidation of the bonding pad portion by heat applied during wire bonding, thereby providing a highly reliable semiconductor package. You can achieve the effect you can provide.

추가적으로 본 발명에 의하면, 와이어본딩시 접합성, 몰딩재 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 반도체 패키지를 제공할 수 있는 효과도 거둘 수 있게 된다.In addition, according to the present invention, it is also possible to provide an effect of providing a semiconductor package excellent in bonding, molding material adhesion, solderability, lamination quality during wire bonding.

도 1은 본 발명의 실시예에 따른 회로기판을 도시한 단면도이다.
도 2는 도 1의 회로기판을 이용하여 제조한 반도체 패키지의 단면도이다.
도 3은 본 발명의 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 흐름도이다.1 is a cross-sectional view showing a circuit board according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a semiconductor package manufactured using the circuit board of FIG. 1.
3 is a flowchart illustrating a method of manufacturing a circuit board and a semiconductor package according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is to be understood that the contents described herein are only exemplary embodiments of the present invention, and that various equivalents and modifications may be substituted for them at the time of the present application. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid obscuring the subject matter of the present invention. The following terms are defined in consideration of the functions of the present invention, and the meaning of each term should be interpreted based on the contents throughout this specification. The same reference numerals are used for portions having similar functions and functions throughout the drawings.

도 1은 본 발명의 실시예에 따른 회로기판을 도시한 단면도이다. 1 is a cross-sectional view showing a circuit board according to an embodiment of the present invention.

도 1을 참조하면, 본 발명에 따른 회로기판(100)은 기저층(110), 기저층(110)의 상부에 형성된 다이패드부(130) 및 본딩패드부(150), 본딩패드부(150)상에 형성된 도금층(160)을 포함하여 형성된다. 여기서 도금층(160)은, 본딩패드부(150)상에 Ni 박막도금층(161) 및 Ag 또는 Pd를 도금하여 형성된 박막도금층(163)이 순차 형성된 구조로 이루어진다. 또한 본 발명의 회로기판(100)은, 기저층(110)의 하부에 형성된 솔더링 패드(190) 및 솔더링 패드(190)와 다이패드부(130) 및 본딩패드부(150) 중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 전도성 비아홀(170)을 더 포함하여 형성될 수 있으며, 솔더링 패드(190)중 외부로 노출된 면에는 상술한 Ni 박막도금층 및 Ag 또는 Pd를 도금하여 형성된 박막도금층이 더 구비될 수 있다. Referring to FIG. 1, a circuit board 100 according to the present invention may be formed on a base layer 110, a die pad part 130, a bonding pad part 150, and a bonding pad part 150 formed on the base layer 110. It is formed including a plating layer 160 formed on. Here, the plating layer 160 has a structure in which the Ni thin film plating layer 161 and the thin film plating layer 163 formed by plating Ag or Pd on the bonding pad part 150 are sequentially formed. In addition, the circuit board 100 of the present invention may be soldered with at least one of the soldering pad 190, the soldering pad 190, the die pad part 130, and the bonding pad part 150 formed under the base layer 110. It may further include a conductive via hole 170 for electrically connecting the pad 190, the surface exposed to the outside of the soldering pad 190, the above-described Ni thin film plating layer and the thin film plating layer formed by plating Ag or Pd This may be further provided.

기저층(110)은 회로기판(100)의 몸체를 형성하며, 절연물질로 형성되는 것이 바람직하다.The base layer 110 forms a body of the circuit board 100 and is preferably formed of an insulating material.

기저층(110)의 일면 또는 양면에는 동박층이 형성될 수 있으며, 포토리소그래피 공정을 통해 동박층을 패터닝 함으로써 다이패드부(130) 및 본딩패드부(150)를 형성할 수 있다. 또한, 동박층이 기저층(110)의 상부뿐만 아니라 하부에도 형성된 경우, 솔더링 패드(190)도 상술한 포토리소그래피 공정을 통해 형성 가능하다. A copper foil layer may be formed on one or both surfaces of the base layer 110, and the die pad part 130 and the bonding pad part 150 may be formed by patterning the copper foil layer through a photolithography process. In addition, when the copper foil layer is formed not only on the upper portion of the base layer 110 but also on the lower portion, the soldering pad 190 may also be formed through the photolithography process described above.

한편, 본 발명의 회로기판(100)은 기저층(110)을 관통하는 홀에 전도성 물질이 채워진 구조로 이루어진 전도성 비아홀(170)을 더 포함할 수 있다. 본 발명의 전도성 비아홀(170)은 다이패드부(130) 및 본딩패드부(150)중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 역할을 하게 된다. 이러한 전도성 비아홀(170)은, 예컨대 기저층(110)에 기계적 가공, 레이저드릴 또는 펀칭가공 등을 통해 홀을 형성하고, 홀 내부에 도금처리를 함으로써 형성할 수 있다. 또는 기저층(110)에 홀을 형성하고 전도성 페이스트 등의 전도성물질을 충진함으로써 형성할 수도 있으나, 이에 한정되는 것은 아니다. Meanwhile, the circuit board 100 of the present invention may further include a conductive via hole 170 having a structure in which a conductive material is filled in a hole penetrating the base layer 110. The conductive via hole 170 of the present invention serves to electrically connect at least one of the die pad unit 130 and the bonding pad unit 150 with the soldering pad 190. The conductive via hole 170 may be formed by, for example, forming a hole in the base layer 110 through mechanical processing, laser drilling, or punching, and plating the inside of the hole. Alternatively, the hole may be formed in the base layer 110 and filled with a conductive material such as a conductive paste, but is not limited thereto.

본 발명의 본딩패드부(150) 상에는 Ni 박막도금층(161) 및 박막도금층(163)이 순차 형성된다. 박막도금층(163)은 종래의 Au도금층을 대체하는 도금층으로서, 차후 반도체 패키지 제조시 와이어 본딩공정에서 Cu로 형성된 본딩패드부(150)의 산화를 방지하는 역할을 한다. 또한 박막도금층(163)을 형성함으로써 차후 반도체 패키지 제조시, 구리(Cu)선으로 이루어진 본딩와이어와 본딩패드부(150)의 접합을 가능하게 하는 역할을 한다. 이러한 본 발명의 박막도금층(163)은 Ag를 도금하여 형성될 수 있으며, Pd를 도금하여 형성되는 것도 가능하다. 이때 박막도금층(163)이 Ag를 도금하여 형성되는 경우, 그 두께는 0.005 내지 2 마이크로미터의 범위에서 형성되는 것이 바람직하다. Ag를 도금하여 형성된 박막도금층(163)의 두께가 0.005 마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 와이어본딩의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Ag를 도금하여 형성된 박막도금층(163)의 두께는 0.005 내지 2 마이크로미터 범위 내에서 형성되는 것이 바람직하다. 이에 따르면 박막도금층(160)의 도금 두께를 낮춤으로써 귀금속(Ag) 사용량을 더욱 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.The Ni thin film plating layer 161 and the thin film plating layer 163 are sequentially formed on the bonding pad unit 150 of the present invention. The thin film plating layer 163 is a plating layer that replaces the conventional Au plating layer, and serves to prevent oxidation of the bonding pad unit 150 formed of Cu in a wire bonding process in a subsequent semiconductor package manufacturing. In addition, the thin film plating layer 163 may be formed to enable bonding of the bonding wire and the bonding pad unit 150 formed of copper (Cu) lines in the manufacture of the semiconductor package. The thin film plating layer 163 of the present invention may be formed by plating Ag, or may be formed by plating Pd. At this time, when the thin film plating layer 163 is formed by plating Ag, the thickness is preferably formed in the range of 0.005 to 2 micrometers. When the thickness of the thin film plating layer 163 formed by plating Ag is less than 0.005 micrometers, it is impossible to prevent oxidation of Cu, which is generally used in the bonding pad part 150, and as a result, reliability of wire bonding in manufacturing a semiconductor package The degradation and thus the reliability of the semiconductor package is reduced. Therefore, in consideration of the antioxidant effect and economical efficiency, the thickness of the thin film plating layer 163 formed by plating Ag is preferably formed within the range of 0.005 to 2 micrometers. Accordingly, by lowering the plating thickness of the thin film plating layer 160, it is possible to further reduce the use of precious metal (Ag), thereby reducing the manufacturing cost.

본 발명의 박막도금층(163)이 Ag를 도금하여 형성되는 경우, 그 형성방법은 공지의 방법에 의해 이루어질 수 있다. 즉 시안화은 도금공정을 비롯하여 공지의 산화은 도금공정 등 제조환경의 특성에 맞추어 당해 기술업계 통상의 기술자가 적절히 선택 가능하다고 할 것이다. 일 예로서, 시안화은 도금 공정을 통하여 형성하는 경우, 시안화은, 산성 은도금액, 기타 은도금액과 그에 상응하여 도금액의 조정을 목적으로하는 첨가제를 배합하여 도금액을 조합하고, 본딩패드부(150)상에 Ni 박막도금층(161)이 형성된 기저층(110)을 이 도금액에 일부 혹은 완전히 침지시킨 상태에서 일정 전류를 가하면 0.005 내지 2.0마이크로미터 두께의 박막도금층(163)을 형성할 수 있다. 이 때 도금 두께는 도금 시간과 가하여 주는 전류량에 의해 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 Ag로 이루어진 본 발명의 박막도금층(163)을 형성할 수 있다고 할 것이다.When the thin film plating layer 163 of the present invention is formed by plating Ag, the formation method may be made by a known method. That is, it will be said that those skilled in the art can select appropriately according to the characteristics of a manufacturing environment, such as a silver cyanide plating process and a well-known silver oxide plating process. For example, when the silver cyanide is formed through the plating process, the silver cyanide, an acidic silver plating solution, and other silver plating solutions and additives for adjusting the plating solution correspondingly are combined to combine the plating solutions, and the bonding pad unit 150 is formed on the bonding pad unit 150. If the base layer 110 on which the Ni thin film plating layer 161 is formed is subjected to a constant current while partially or completely immersed in the plating solution, the thin film plating layer 163 having a thickness of 0.005 to 2.0 micrometers can be formed. At this time, the plating thickness can be adjusted by the plating time and the amount of current applied. However, this is just one example, and it may be said that the thin film plating layer 163 of the present invention may be formed of Ag by any method that is currently developed and commercialized or may be implemented according to future technology development.

한편, 박막도금층(163)이 Pd를 도금하여 형성되는 경우, 그 두께는 0.005 내지 0.150 마이크로미터의 두께로 얇게 형성되는 것이 바람직하다. Pd를 도금하여 형성된 박막도금층(163)의 두께가 0.005마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 와이어본딩의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd로 이루어지는 박막도금층(163)의 두께는 0.005 내지 0.150마이크로미터 범위 내에서 형성되는 것이 바람직함은 Ag로 박막도금층을 형성하는 경우와 유사하다. 이에 따르면 박막도금층(163)의 도금 두께를 낮춤으로써 귀금속(Pd) 사용량을 더욱 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.On the other hand, when the thin film plating layer 163 is formed by plating Pd, the thickness thereof is preferably thinly formed to a thickness of 0.005 to 0.150 micrometers. When the thickness of the thin film plating layer 163 formed by plating Pd is less than 0.005 micrometer, it is impossible to prevent oxidation of Cu, which is generally used for the bonding pad part 150, and as a result, reliability of wire bonding in manufacturing a semiconductor package The degradation and thus the reliability of the semiconductor package is reduced. Therefore, considering the antioxidant effect and economical efficiency, the thickness of the thin film plating layer 163 made of Pd is 0.005 to 0.150 micrometers. It is preferable to form in the range similar to the case of forming a thin film plating layer with Ag. Accordingly, by lowering the plating thickness of the thin film plating layer 163, it is possible to further reduce the use of precious metal (Pd), thereby reducing the manufacturing cost.

Pd를 도금하여 박막도금층(163)을 형성하는 경우, 그 형성방법은 공지의 방법에 의해 이루어질 수 있다. 예컨대 주성분인 Pd금속, 안정적인 도금을 위한 전도염 및 기타 첨가제를 도금욕에 넣고, 본딩패드부(150)상에 Ni 박막도금층(161)이 형성된 기저층(110)을, 상술한 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가함으로써 형성할 수 있다. 이때 Pd의 농도는 1.5~5.0g/l가 바람직하며, 0.5~5ASD로 10~50초간 전류를 가하여 줌으로써 Pd로 이루어진 박막도금층(163)을 형성할 수 있다. 이때 형성되는 박막도금층(163)의 두께는 약 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되며, 전류 또는 도금시간을 조정함으로써 두께를 조정할 수도 있다. 다만 상술한 방법은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 Pd로 이루어지는 본 발명의 박막도금층(163)을 형성할 수 있다고 할 것이다.When the Pd is plated to form the thin film plating layer 163, the method of forming the thin film may be formed by a known method. For example, a Pd metal as a main component, a conductive salt for stable plating, and other additives are placed in a plating bath, and the base layer 110 having the Ni thin film plating layer 161 formed on the bonding pad part 150 is partially or partially included in the plating bath. It can form by applying an electric current in the state fully immersed. In this case, the concentration of Pd is preferably 1.5 to 5.0 g / l, and the thin film plating layer 163 made of Pd may be formed by applying a current for 10 to 50 seconds at 0.5 to 5 ASD. The thickness of the thin film plating layer 163 formed at this time is formed in the range of about 0.005 to 0.150 micrometers, the thickness may be adjusted by adjusting the current or plating time. However, the above-described method is just one example, and it may be said that the thin film plating layer 163 of the present invention may be formed of Pd by any method that is currently developed and commercialized or may be implemented according to future technology development.

본딩패드부(150)와 상술한 박막도금층(163)사이에는 Ni 박막도금층(161)이 형성되며, 이에 따라 추후 반도체 패키지 제조시 와이어본딩 과정에서 가해지는 열에 의하여 본딩패드부(150)를 이루는 구리(Cu)가 확산되어 박막도금층(163)으로 이동되는 현상을 방지할 수 있게 된다. 구리(Cu)가 박막도금층(163)으로 확산되는 경우, 표면에서 공기중의 산소와 반응하여 산화물을 형성함에 따라 와이어 본딩 접합성을 저해하게 될 우려가 있기 때문이다. 이때 Ni 박막도금층(161)의 두께가 0.005마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 구리(Cu)가 박막도금층(163)으로 확산되는 것을 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 본딩 접합성의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Ni 박막도금층(161)의 두께는 0.005 내지 0.300 마이크로미터의 범위에서 형성되는 것이 바람직하다. 본 발명의 회로기판(100)은 Ni 박막도금층(161)을 형성함으로써 구리(Cu) 확산에 의한 산화물 형성을 방지함으로써, 추후 제조되는 반도체 패키지의 와이어 본딩 접합성을 향상시킬 수 있게 된다.The Ni thin film plating layer 161 is formed between the bonding pad unit 150 and the thin film plating layer 163 described above. Thus, copper forming the bonding pad unit 150 by heat applied in a wire bonding process in the manufacture of a semiconductor package later. The diffusion of Cu may be prevented from being transferred to the thin film plating layer 163. This is because when copper (Cu) diffuses into the thin film plating layer 163, wire bonding adhesion may be impaired as the oxide is formed by reacting with oxygen in the air on the surface. In this case, when the thickness of the Ni thin film plating layer 161 is less than 0.005 micrometers, copper (Cu) generally used in the bonding pad unit 150 may not be prevented from being diffused into the thin film plating layer 163. When manufacturing the package, the reliability of the bonding bonding property is lowered and thus the reliability of the semiconductor package is reduced. Therefore, in consideration of the antioxidant effect and economical efficiency, the thickness of the Ni thin film plating layer 161 is preferably formed in the range of 0.005 to 0.300 micrometers. In the circuit board 100 of the present invention, the Ni thin film plating layer 161 is formed to prevent oxide formation due to copper (Cu) diffusion, thereby improving wire bonding bonding property of a semiconductor package to be manufactured later.

상술한 구성을 갖는 본 발명의 회로기판(100)은 본딩패드부(150)에 도금층(160) 형성시, 고가의 귀금속인 금(Au)을 사용하지 않음에 따라 제조비용을 절감할 수 있게 되어, 결과적으로 반도체 패키지의 제조비용 절감효과 및 공정효율성 향상효과를 제공할 수 있게 된다.In the circuit board 100 of the present invention having the above-described configuration, when the plating layer 160 is formed on the bonding pad unit 150, the manufacturing cost can be reduced by not using gold (Au), which is an expensive precious metal. As a result, the manufacturing cost and process efficiency of the semiconductor package can be improved.

도 2는 도 1의 회로기판을 이용하여 제조한 반도체 패키지의 단면도이다.FIG. 2 is a cross-sectional view of a semiconductor package manufactured using the circuit board of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 패키지(10)는, 회로기판(도 1의 100), 반도체 칩(300), 본딩와이어(500), 몰딩부(700)를 포함하여 구성된다. 1 and 2, the semiconductor package 10 according to the present invention includes a circuit board (100 of FIG. 1), a semiconductor chip 300, a bonding wire 500, and a molding part 700. do.

회로기판(도 1의 100)은 기저층(110), 기저층(110)의 상부에 형성된 다이패드부(130) 및 본딩패드부(150), 본딩패드부(150)상에 형성된 도금층(160)을 포함하여 형성된다. 여기서 도금층(160)은, 본딩패드부(150)상에 Ni 박막도금층(161) 및 Ag 또는 Pd를 도금하여 형성된 박막도금층(163)이 순차 형성된 구조로 이루어짐은 도 1의 설명에서 상술한 바와 같다. The circuit board (100 in FIG. 1) includes a base layer 110, a die pad unit 130 formed on the base layer 110, a bonding pad unit 150, and a plating layer 160 formed on the bonding pad unit 150. It is formed to include. Here, the plating layer 160 has a structure in which the Ni thin film plating layer 161 and the thin film plating layer 163 formed by plating Ag or Pd on the bonding pad part 150 are sequentially formed, as described above with reference to FIG. 1. .

또한 본 발명의 회로기판(100)은, 기저층(110)의 하부에 형성되어 솔더볼(900)이 접합되는 솔더링 패드(190) 및 솔더링 패드(190)와 다이패드부(130) 및 본딩패드부(150) 중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 전도성 비아홀(170)을 더 포함하여 형성될 수 있다. 각 구성에 대한 구체적인 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.In addition, the circuit board 100 of the present invention is formed in the lower portion of the base layer 110, the soldering pads 190 and soldering pads 190 and the soldering pads 190, the die pad portion 130 and the bonding pad portion ( The semiconductor device may further include a conductive via hole 170 that electrically connects at least one of the 150 and the soldering pad 190. Details of each configuration are the same as described above in the description of FIG. 1, and thus will be omitted.

반도체 칩(300)은 회로기판(도 1의 100)의 다이패드부(130)상에 실장된다. 본 발명의 반도체 칩(300)은 적층세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 칩 인덕터, 칩 저항, 칩 스위치 등의 부품, 다이오드 등의 회로소자, 각종 필터, 집적회로, 인쇄저항, 박막 커패시터, 인덕터, 플래쉬 메모리 등 다양한 부품소자를 포함할 수 있다. 이러한 본 발명의 반도체 칩(300)은 다이 어태칭 방식으로 접착부재(310)을 매개로 다이패드부(130)상에 실장될 수 있으나, 이에 한정되는 것은 아니다.The semiconductor chip 300 is mounted on the die pad portion 130 of the circuit board 100 of FIG. 1. The semiconductor chip 300 of the present invention is a multilayer ceramic capacitor (MLCC), chip inductors, chip resistors, components such as chip switches, circuit elements such as diodes, various filters, integrated circuits, printed resistors, thin films. Various components such as capacitors, inductors, and flash memories may be included. The semiconductor chip 300 of the present invention may be mounted on the die pad unit 130 via the adhesive member 310 by a die attach method, but is not limited thereto.

본딩와이어(500)는 반도체 칩(300)과 본딩패드부(150)를 서로 연결하여 전기적 접속을 수행할 수 있도록 하는 기능을 수행한다. 본딩와이어(500)로 반도체칩(300)과 본딩패드부(150)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 본딩패드부(160)는 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 회로기판(도 1의 100)이 몰딩부(700)로부터 쉽게 박리되는 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.The bonding wire 500 connects the semiconductor chip 300 and the bonding pad unit 150 to each other to perform electrical connection. When the wire bonding is performed to connect the semiconductor chip 300 and the bonding pad unit 150 to the bonding wire 500, heat is applied to about 200 ° C. so as to achieve good bonding between dissimilar metals. The oxide layer is formed on the surface by exposure to a high temperature environment. Accordingly, a phenomenon in which the circuit board 100 (of FIG. 1) is easily peeled off from the molding part 700 may occur, resulting in a problem of lowering the reliability of the semiconductor package.

그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, 본딩패드부(150)에 Ni를 얇게 도금처리하여 0.005 내지 0.300 마이크로미터 두께의 Ni 박막도금층(161)을 형성하고, 순차적으로 Ag 또는 Pd를 매우 얇게 도금처리하여 얇은 두께(Ag의 경우 0.005 내지 2 마이크로미터의 두께, Pd의 경우 0.005 내지 0.150 마이크로미터의 두께)로 박막도금층(163)을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 본딩패드부(150)의 표면산화를 억제할 수 있게 되어, 본딩 접합성을 향상시킬 수 있게 되고, 결과적으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다. 또한 박막도금층(163)을 형성함으로써 구리(Cu)선으로 이루어진 본딩와이어(500)를 사용하더라도 본딩와이어(500)와 본딩패드부(150)의 접합을 가능하게 하는 역할을 한다. 이와 더불어 종래에 사용되던 Au 도금층을 형성하지 않음에 따른 제조비용 절감효과, 박막도금층의 두께를 얇게 형성함에 따른 도금공정 소요시간 단축효과 및 공정시간 단축에 따른 가동률 향상효과를 더불어 얻을 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.However, in the case of the semiconductor package according to the embodiment of the present invention, Ni is plated thinly on the bonding pad part 150 to form a Ni thin film plating layer 161 having a thickness of 0.005 to 0.300 micrometers, and Ag or Pd is sequentially formed. Bonding pad part by heat applied when wire bonding is formed by forming a thin film plating layer 163 by thin plating to thin thickness (0.005 to 2 micrometers in case of Ag, 0.005 to 0.150 micrometers in case of Pd). The surface oxidation of 150 can be suppressed, so that bonding bonding can be improved, and as a result, a highly reliable semiconductor package can be provided. In addition, the thin film plating layer 163 may be used to bond the bonding wire 500 and the bonding pad part 150 even when the bonding wire 500 made of copper (Cu) wire is used. In addition, it is possible to obtain a manufacturing cost reduction effect by not forming the Au plating layer used in the related art, a shortening effect of the plating process time required by forming a thin thickness of the thin film plating layer, and an improvement of the operation rate by shortening the process time. As a result, it is possible to provide a reliable semiconductor package at a low cost, resulting in an economic advantage to secure price competitiveness.

또한 본딩와이어(500)로서 일반적으로 이용되던 금(Au)선을 구리(Cu)선으로 대체 가능하여 추가적인 제조비용의 절감효과를 갖게 된다.In addition, gold (Au) wire, which is generally used as the bonding wire 500, may be replaced with copper (Cu) wire, thereby reducing additional manufacturing costs.

몰딩부(700)는 반도체 칩(300), 본딩와이어(500) 및 본딩패드부(150)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 한다. 이러한 몰딩부(700)를 이루는 몰딩재로서는 에폭시 몰딩 컴파운드, 폴리페닐렌옥사이드(Poly Phenylene Oxide), 에폭시 시트 몰딩(ESM), 실리콘 중 어느 하나가 이용될 수 있으나, 이는 하나의 예시일 뿐이며 이에 한정되는 것은 아니다.The molding part 700 serves to insulate and protect from the external environment by molding and sealing the semiconductor chip 300, the bonding wire 500, and the bonding pad part 150. As a molding material constituting the molding part 700, any one of an epoxy molding compound, a poly phenylene oxide, an epoxy sheet molding (ESM), and silicon may be used. It doesn't happen.

도 3은 본 발명의 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 흐름도이다.3 is a flowchart illustrating a method of manufacturing a circuit board and a semiconductor package according to an embodiment of the present invention.

본 실시예에서 회로기판 및 반도체 패키지 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.In the present embodiment, the circuit board and the semiconductor package manufacturing method may be performed in a reel-to-reel process or in an individual product unit in a strip unit, and may be performed in an in-line process. It is also possible to manufacture.

도 1 내지 도 3을 참조하면, 회로기판 및 반도체 패키지 제조방법은 다음과 같이 이루어질 수 있다. 우선 회로기판을 제조하며(S10), 제조된 회로기판의 다이패드부 상에 반도체 칩을 실장한다(S30). 그리고 반도체 칩과 본딩패드부를 와이어 본딩하고(S50), 몰딩을 수행한다(S70). 1 to 3, a method of manufacturing a circuit board and a semiconductor package may be performed as follows. First, a circuit board is manufactured (S10), and a semiconductor chip is mounted on the die pad portion of the manufactured circuit board (S30). The semiconductor chip and the bonding pad unit are wire-bonded (S50) and molding is performed (S70).

상술한 S10단계는 다음과 같이 이루어질 수 있다. 우선 기저층상에 다이패드부 및 본딩패드부를 형성한다(S11). 보다 자세하게는 기저층의 일면 또는 양면에는 동박층을 적층하고, 포토리소그래피 공정을 통해 동박층을 패터닝함으로써 다이패드부 및 본딩패드부를 형성할 수 있다. 이때, 동박층이 기저층의 상부뿐만 아니라 하부에도 형성된 경우, 솔더링 패드도 상술한 포토리소그래피 공정을 통해 추가적으로 형성 가능함은 도 1의 설명에서 상술한 바와 같다.The above-described step S10 may be performed as follows. First, a die pad portion and a bonding pad portion are formed on the base layer (S11). More specifically, the die pad portion and the bonding pad portion can be formed by laminating a copper foil layer on one surface or both surfaces of the base layer and patterning the copper foil layer through a photolithography process. In this case, when the copper foil layer is formed not only on the upper portion but also on the lower portion of the base layer, the soldering pad may be additionally formed through the above-described photolithography process as described above in FIG. 1.

이후 본딩패드부 상에 Ni를 도금하여 Ni 박막도금층을 형성한다(S13). 이때 Ni 박막도금층의 두께는 0.005 내지 0.300 마이크로 미터의 두께로 형성하는 것이 바람직함은 도 1 및 2의 설명에서 상술한 바와 같으며, 공지의 무전해도금 또는 전해도금 공정을 통해 형성할 수 있다. 일 예로서, 설파민산 니켈 도금액이나 염화니켈 혹은 기타의 여러가지 도금액을 이용하여 전해도금 혹은 무전해 도금 공정을 통해 Ni 박막도금층을 형성할 수 있다. 이때 Ni 박막도금층의 두께는 , 전해도금의 경우 주로 각 도금액이 허용하는 전류범위와 도금시간을 조절함으로써 도금두께를 조절할 수 있다. 이때 사용되는 약품의 농도나 인가하는 전류, 도금시간은 약품의 특성에 따라 적절히 설계변경 가능하다고 할 것이다. 예를 들어 설파민산 니켈 도금액을 이용하는 경우, Ni 농도60~90g/l에 도금 외관 및 도금액을 안정하게 하기 위해 각종 첨가제를 넣어 도금액을 구성하고, 5~15ASD의 전류 밀도로 전류를 인가함으로써 본 발명의 Ni 박막도금층을 형성할 수 있다. 이때 도금 석출 속도를 고려하여 전류 밀도와 도금시간을 적절히 조절하여 줌으로써 Ni 박막도금층의 두께를 조절할 수 있다.Thereafter, Ni is plated on the bonding pad to form a Ni thin film plating layer (S13). At this time, the thickness of the Ni thin film plating layer is preferably formed in the thickness of 0.005 to 0.300 micrometers as described above in the description of Figures 1 and 2, it can be formed through a known electroless plating or electroplating process. As an example, the Ni thin film plating layer may be formed through an electroplating or electroless plating process using a nickel sulfamate plating solution, nickel chloride, or various plating solutions. At this time, the thickness of the Ni thin film plating layer, in the case of electroplating, it is possible to adjust the plating thickness mainly by adjusting the current range and the plating time allowed by each plating solution. At this time, the concentration of the chemicals used, the current to be applied, the plating time can be said to be appropriate design change depending on the characteristics of the chemicals. For example, in the case of using a nickel sulfamate plating solution, various additives are added in order to stabilize plating appearance and plating solution at a Ni concentration of 60 to 90 g / l, and the present invention is applied by applying a current at a current density of 5 to 15 ASD. Ni thin film plating layer can be formed. In this case, the thickness of the Ni thin film plating layer may be adjusted by appropriately adjusting the current density and the plating time in consideration of the plating precipitation rate.

이후 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성한다(S15). 이때 Ag 박막도금층의 두께는 0.005 내지 2 마이크로미터의 두께로 형성하는 것이 바람직하며, 그 형성방법은 Ag 도금액에 본딩패드부 및 Ni 박막도금층이 형성된 기저층을 침지시킨 후 직류 정류기를 이용하여 전해도금을 수행함으로써 형성할 수 있다. Thereafter, Ag or Pd is plated on the Ni thin film plating layer to form a thin film plating layer (S15). At this time, the thickness of the Ag thin film plating layer is preferably formed to a thickness of 0.005 to 2 micrometers, the method of forming the electrolytic plating using a DC rectifier after immersing the base layer on which the bonding pad portion and the Ni thin film plating layer is formed. It can form by performing.

예컨대 도 1의 설명에서 상술한 바와 같이, 시안화은, 산성 은도금액, 기타 은도금액과 그에 상응하여 도금액의 조정을 목적으로하는 첨가제를 배합하여 도금액을 조합하고, 본딩패드부가 형성된 기저층을 이 도금액에 일부 혹은 완전히 침지시킨 상태에서 일정 전류를 가하면 0.005 내지 2.0마이크로미터 두께의 Ag 박막도금층을 형성할 수 있다. 이 때 도금 두께는 도금 시간과 가하여 주는 전류량에 의해 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 Ag 박막도금층을 형성할 수 있다고 할 것이다.For example, as described above in the description of FIG. 1, silver cyanide, an acid silver plating solution, other silver plating solutions, and a combination of additives for the purpose of adjusting the plating solution are combined to form a plating solution, and the base layer on which the bonding pad portion is formed is partially included in the plating solution. Alternatively, when a constant current is applied while fully immersed, an Ag thin film plating layer having a thickness of 0.005 to 2.0 micrometers can be formed. At this time, the plating thickness can be adjusted by the plating time and the amount of current applied. However, this is just one example, and the Ag thin film plating layer of the present invention may be formed by any method that is currently developed and commercialized or may be implemented according to future technological developments.

또한, Pd를 도금하여 박막도금층을 형성할 수도 있으며, 이러한 경우, 그 두께는 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되는 것이 바람직하다. 이외에 Pd를 도금하여 박막도금층을 형성하는 방법은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
In addition, Pd may be plated to form a thin film plating layer, and in this case, the thickness is preferably formed within the range of 0.005 to 0.150 micrometers. In addition, the method of forming the thin film plating layer by plating Pd is the same as described above in the description of FIG. 1, and thus will be omitted.

한편 S11단계에서 다이패드부 및 본딩패드가 형성된 기저층은, S13단계에서 Ni 박막도금층을 형성하기 전에 세정 공정을 거치는 것이 바람직하다. 여기서 세정공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다.Meanwhile, in step S11, the base layer on which the die pad part and the bonding pad are formed is preferably subjected to a cleaning process before forming the Ni thin film plating layer in step S13. The washing step may include, for example, a chemical / electrolytic degreasing step and a pickling step.

또한 S15단계에서 Ag 또는 Pd를 도금하여 박막도금층을 형성한 후에는 세정공정이 더 진행됨이 바람직하다. 여기서 세정공정은, 화학/전해 탈지공정, 산세공정을 포함하여 수행될 수 있으며, 또한 산세공정만으로도 이루어 질 수 있다. In addition, after the Ag or Pd is plated in step S15 to form a thin film plating layer, the washing process is preferably further performed. Here, the washing process may be performed including a chemical / electrolytic degreasing process and a pickling process, and may also be performed by only a pickling process.

상술한 방법에 의해 회로기판을 제조한 후, 회로기판의 다이패드부 상에 반도체 칩을 실장한다(S30). 이때 반도체 칩은 다이 어태칭 방식으로 접착부재를 매개로 다이패드부 상에 실장될 수 있으며, 이외에도 반도체 칩의 특성에 맞추어 다양한 방식으로 실장될 수 있다.After the circuit board is manufactured by the above-described method, the semiconductor chip is mounted on the die pad portion of the circuit board (S30). In this case, the semiconductor chip may be mounted on the die pad part through an adhesive member by a die attach method, and may be mounted in various ways according to the characteristics of the semiconductor chip.

이후 반도체 칩과 본딩패드부를 전기적으로 접속시키기 위하여 본딩와이어로 와이어본딩을 수행한다(S50). 이때 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열이 가해지는데, 본 발명의 경우 본딩패드부에 Ag 또는 Pd로 박막도금층을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 본딩패드부의 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 됨은 도 2의 설명에서 상술한 바와 같다.Thereafter, wire bonding is performed with a bonding wire in order to electrically connect the semiconductor chip and the bonding pad unit (S50). At this time, a heat of about 200 ° C. is applied to facilitate bonding between dissimilar metals. In the present invention, a thin film plating layer is formed of Ag or Pd on the bonding pad, thereby surface oxidation of the bonding pad by heat applied during wire bonding. By suppressing the above, it is possible to provide a highly reliable semiconductor package as described above in the description of FIG. 2.

와이어본딩 공정을 수행 후, 다이패드부, 본딩패드부, 반도체 칩 및 본딩와이어를 몰딩재로 몰딩하여(S70) 몰딩부를 형성한다. 이때 몰딩 방법은 에폭시 몰딩 컴파운드를 이용한 트랜스퍼 몰딩(transfer molding), 에폭시 시트를 열압착하여 몰딩하는 방법, 액상형태의 몰딩재를 토출하여 열처리하는 방법, 몰딩재를 주입 성형하는 방법 등 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법을 통해 수행될 수 있다.After performing the wire bonding process, the die pad part, the bonding pad part, the semiconductor chip, and the bonding wire are molded with a molding material (S70) to form a molding part. At this time, the molding method is currently developed and commercialized, such as transfer molding using epoxy molding compound, a method of molding by molding an epoxy sheet by thermocompression molding, a method of discharging heat treatment by ejecting a liquid molding material, and a method of injection molding molding material. It can be done in any way that can be implemented or implemented according to future technological advances.

상술한 방법에 의하여 반도체 패키지 제조시, 박막도금층 및 본딩와이어에 금(Au)을 사용하지 않음에 따라, 원가절감에 따른 제조비용 감소효과를 거둘 수 있다. 또한 본딩패드부에 형성하는 박막도금층을 두개의 층으로 형성하되, 그 두께를 얇게 형성함으로써 도금 공정 소요시간 단축효과 및 공정효율성 향상효과를 갖게 된다. 또한 본딩패드부의 산화 억제에 따른 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과 및 와이어본딩시 접합성, 몰딩재 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 반도체 패키지를 제공할 수 있는 효과도 거둘 수 있게 된다.When the semiconductor package is manufactured by the above-described method, since gold (Au) is not used in the thin film plating layer and the bonding wire, manufacturing cost may be reduced due to cost reduction. In addition, the thin film plating layer formed on the bonding pad portion is formed of two layers, and the thickness thereof is made thin so that the plating process time is shortened and the process efficiency is improved. In addition, it is possible to provide a highly reliable semiconductor package according to the oxidation suppression of the bonding pad portion and to provide a semiconductor package having excellent bonding, molding material adhesion, solderability, and lamination quality during wire bonding. Will be.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that many suitable modifications and variations are possible in light of the present invention. Accordingly, all such suitable modifications and variations and equivalents should be considered to be within the scope of the present invention.

10: 반도체 패키지
100: 회로기판
110: 기저층
130: 다이패드부
150: 본딩패드부
160: 도금층
161: Ni 박막도금층
163: 박막도금층
170: 전도성 비아홀
190: 솔더볼 패드
300: 반도체 칩
310: 접착부재
500: 본딩와이어
700: 몰딩부
900: 솔더볼10: semiconductor package
100: circuit board
110: base layer
130: die pad portion
150: bonding pad portion
160: plating layer
161: Ni thin film plating layer
163: thin film plating layer
170: conductive via hole
190: solder ball pads
300: semiconductor chip
310: adhesive member
500: bonding wire
700: molding part
900: solder ball

Claims (21)

기저층;
상기 기저층 상부에 형성된 다이패드부 및 본딩패드부;
상기 본딩패드부 상에 형성된 Ni 박막도금층; 및
상기 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 형성된 박막도금층
을 포함하되,
상기 Ni 박막도금층은 0.005 내지 0.300 마이크로미터의 두께로 형성되고,
상기 박막도금층이 Ag로 형성된 경우, 상기 박막도금층의 두께는, 0.005 내지 0.049 마이크로미터의 범위에서 형성되거나, 또는
상기 박막도금층이 Pd로 형성된 경우, 상기 박막도금층의 두께는, 0.005 내지 0.009 마이크로미터의 범위에서 형성되는, 회로기판.
Base layer;
A die pad part and a bonding pad part formed on the base layer;
A Ni thin film plating layer formed on the bonding pad portion; And
Thin film plating layer formed by plating Ag or Pd on the Ni thin film plating layer
Including,
The Ni thin film plating layer is formed to a thickness of 0.005 to 0.300 micrometers,
When the thin film plating layer is formed of Ag, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.049 micrometers, or
When the thin film plating layer is formed of Pd, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.009 micrometers, the circuit board.
삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성된 회로기판.
The method according to claim 1,
And the die pad portion and the bonding pad portion include Cu.
청구항 5에 있어서,
상기 기저층 하부에 형성된 솔더볼 패드;
상기 기저층을 관통하여 형성된 전도성 비아홀; 을 더 포함하고,
상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나는 상기 전도성 비아홀을 매개로 상기 솔더볼 패드와 전기적으로 접속되는 회로기판.
The method according to claim 5,
A solder ball pad formed under the base layer;
A conductive via hole formed through the base layer; Further comprising:
At least one of the die pad portion and the bonding pad portion is electrically connected to the solder ball pad via the conductive via hole.
기저층 상부에 다이패드부 및 본딩패드부가 형성된 회로기판;
상기 다이패드부 상에 실장되는 반도체 칩;
상기 반도체 칩과 상기 본딩패드부를 연결하는 본딩와이어; 및
상기 반도체 칩을 몰딩하는 몰딩부를 포함하되,
상기 본딩패드부 상에는 Ni 박막도금층, Ag 또는 Pd로 형성된 박막도금층이 순차 적층되고,
상기 Ni 박막도금층은 0.005 내지 0.300 마이크로미터의 두께로 형성되고,
상기 박막도금층이 Ag로 형성된 경우, 상기 박막도금층의 두께는, 0.005 내지 0.049 마이크로미터의 범위에서 형성되거나, 또는
상기 박막도금층이 Pd로 형성된 경우, 상기 박막도금층의 두께는, 0.005 내지 0.009 마이크로미터의 범위에서 형성되는, 반도체 패키지.
A circuit board having a die pad portion and a bonding pad portion formed on the base layer;
A semiconductor chip mounted on the die pad unit;
Bonding wires connecting the semiconductor chip and the bonding pad unit; And
Including a molding unit for molding the semiconductor chip,
Ni thin film plating layer, a thin film plating layer formed of Ag or Pd is sequentially stacked on the bonding pad portion,
The Ni thin film plating layer is formed to a thickness of 0.005 to 0.300 micrometers,
When the thin film plating layer is formed of Ag, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.049 micrometers, or
When the thin film plating layer is formed of Pd, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.009 micrometers, the semiconductor package.
삭제delete 삭제delete 삭제delete 청구항 7에 있어서,
상기 본딩와이어는 Cu를 포함하여 형성된 반도체 패키지.
The method of claim 7,
The bonding wire is formed of a semiconductor package.
청구항 11에 있어서,
상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성된 반도체 패키지.
The method of claim 11,
The die pad unit and the bonding pad unit includes a Cu package.
청구항 12에 있어서,
상기 회로기판은,
상기 기저층 타면에 형성된 솔더볼 패드;
상기 기저층을 관통하여 형성되고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나를 상기 솔더볼 패드와 전기적으로 접속시키는 전도성 비아홀; 을 더 포함하는 반도체 패키지.
The method of claim 12,
The circuit board includes:
A solder ball pad formed on the other surface of the base layer;
A conductive via hole formed through the base layer and electrically connecting at least one of the die pad portion and the bonding pad portion to the solder ball pad; A semiconductor package further comprising.
기저층 상에 다이패드부 및 본딩패드부를 형성하고,
상기 본딩패드부 상에 Ni를 도금하여 0.005 내지 0.300 마이크로미터의 두께로 Ni 박막도금층을 형성하고,
상기 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하는 것을 포함하되,
상기 박막도금층이 Ag로 형성된 경우, 상기 박막도금층의 두께를 0.005 내지 0.049 마이크로미터의 범위에서 형성하거나, 또는
상기 박막도금층이 Pd로 형성된 경우, 상기 박막도금층의 두께를 0.005 내지 0.009 마이크로미터의 범위에서 형성하는, 회로기판 제조방법.
Forming a die pad portion and a bonding pad portion on the base layer,
Plating Ni on the bonding pad to form a Ni thin film plating layer having a thickness of 0.005 to 0.300 micrometers,
Forming a thin film plating layer by plating Ag or Pd on the Ni thin film plating layer,
When the thin film plating layer is formed of Ag, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.049 micrometers, or
When the thin film plating layer is formed of Pd, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.009 micrometers, circuit board manufacturing method.
삭제delete 삭제delete 삭제delete 청구항 14에 있어서,
상기 다이패드부 및 본딩패드부를 형성하는 것은,
상기 기저층상에 Cu 층을 적층하고,
상기 Cu 층을 패터닝하는 것을 포함하여 이루어지는 회로기판 제조방법.
The method according to claim 14,
Forming the die pad portion and the bonding pad portion,
Laminating a Cu layer on the base layer,
A circuit board manufacturing method comprising patterning the Cu layer.
기저층 상에 다이패드부 및 본딩패드부를 형성하고,
상기 본딩패드부 상에 Ni를 도금하여 0.005 내지 0.300 마이크로미터의 두께로 Ni 박막도금층을 형성하고,
상기 Ni 박막도금층 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하고,
상기 다이패드부 상에 반도체 칩을 실장하고,
상기 반도체 칩과 상기 본딩패드부를 본딩와이어로 와이어본딩하고,
상기 다이패드부, 상기 본딩패드부, 상기 반도체 칩 및 상기 본딩와이어를 몰딩재로 몰딩하는 것을 포함하고,
상기 박막도금층이 Ag로 형성된 경우, 상기 박막도금층의 두께를 0.005 내지 0.049 마이크로미터의 범위에서 형성하거나, 또는
상기 박막도금층이 Pd로 형성된 경우, 상기 박막도금층의 두께를 0.005 내지 0.009 마이크로미터의 범위에서 형성하는, 반도체 패키지 제조방법.
Forming a die pad portion and a bonding pad portion on the base layer,
Plating Ni on the bonding pad to form a Ni thin film plating layer having a thickness of 0.005 to 0.300 micrometers,
Ag or Pd is plated on the Ni thin film plating layer to form a thin film plating layer,
A semiconductor chip is mounted on the die pad unit,
Wire-bonding the semiconductor chip and the bonding pad part with a bonding wire,
Molding the die pad unit, the bonding pad unit, the semiconductor chip, and the bonding wire with a molding material,
When the thin film plating layer is formed of Ag, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.049 micrometers, or
When the thin film plating layer is formed of Pd, the thickness of the thin film plating layer is formed in the range of 0.005 to 0.009 micrometers, semiconductor package manufacturing method.
청구항 19에 있어서,
상기 본딩와이어는 Cu를 포함하여 형성되는 반도체 패키지 제조방법.
The method of claim 19,
The bonding wire is a semiconductor package manufacturing method comprising Cu.
청구항 19 또는 20에 있어서,
기저층 상에 다이패드부 및 본딩패드부를 형성하는 것은,
상기 기저층상에 Cu 층을 적층하고,
상기 Cu 층을 패터닝하는 것을 포함하여 이루어지는 반도체 패키지 제조방법.The method of claim 19 or 20,
Forming the die pad portion and the bonding pad portion on the base layer,
Laminating a Cu layer on the base layer,
A method of manufacturing a semiconductor package comprising patterning the Cu layer.
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* Cited by examiner, † Cited by third party
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KR102175747B1 (en) * 2018-03-22 2020-11-06 주식회사 아모그린텍 Flexible printed circuit board for chip on film package and method of bonding device to the same
KR102174163B1 (en) * 2018-06-22 2020-11-04 주식회사 아모그린텍 Flexible printed circuit board for chip on film package and method of bonding device to the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349419A (en) 1999-06-01 2000-12-15 Ocean:Kk Conductive pad and manufacture thereof
KR20060109365A (en) * 2005-04-15 2006-10-20 엘지전자 주식회사 Printed circuit board and surface treatment method the same
KR20100112896A (en) * 2009-04-10 2010-10-20 주식회사 하이닉스반도체 Semiconductor chip package and the method for fabricating thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349419A (en) 1999-06-01 2000-12-15 Ocean:Kk Conductive pad and manufacture thereof
KR20060109365A (en) * 2005-04-15 2006-10-20 엘지전자 주식회사 Printed circuit board and surface treatment method the same
KR20100112896A (en) * 2009-04-10 2010-10-20 주식회사 하이닉스반도체 Semiconductor chip package and the method for fabricating thereof

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