KR101971605B1 - Circuit board and Semiconductor package using thereof and Manufacturing method thereof - Google Patents

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Abstract

본 발명은 기저층, 상기 기저층 상부에 형성된 다이패드부 및 본딩패드부를 포함하되, 상기 본딩패드부 상에 Pd-Ag 합금으로 이루어진 Pd-Ag 박막도금층 및 Pd 박막도금층이 형성된 회로기판 및 이를 이용한 반도체패키지에 관한 것으로서, 박막도금층 형성시 귀금속인 금을 사용하지 않게 되어 반도체 패키지의 제조비용을 절감시킬 수 있게 되고, GA 기판에 반도체 칩을 실장하는 패키지에서 패드 부분에 팔라듐 박막도금층과 팔라듐/은 합금 박막도금층을 순차적으로 형성하여, 기판이 가열되는 경우에 패드의 구리가 확산현상에 의해 상부의 도금층으로 확산되는 것을 방지하여 접속의 신뢰성을 향상시킬 수 있도록 한다.The present invention provides a circuit board including a base layer, a die pad portion formed on the base layer, and a bonding pad portion, wherein a Pd-Ag thin film plating layer and a Pd thin film plating layer formed of a Pd-Ag alloy are formed on the bonding pad portion, And it is possible to reduce the manufacturing cost of the semiconductor package. In the package for mounting the semiconductor chip on the GA substrate, the palladium thin film plating layer and the palladium / silver alloy thin film A plating layer is sequentially formed to prevent the copper of the pad from diffusing into the upper plating layer by the diffusion phenomenon when the substrate is heated to improve the reliability of connection.

Description

회로기판, 이를 이용한 반도체 패키지 및 그 제조방법{Circuit board and Semiconductor package using thereof and Manufacturing method thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a circuit board, a semiconductor package using the same,

본 발명은 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a circuit board, a semiconductor package using the same, and a manufacturing method thereof.

반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 뜻하며, 이러한 공정에 의해 제조된 부품을 반도체 패키지라 한다.Semiconductor packaging refers to a process of making electrical connections so that individual chips made by wafer processes can be used as actual electronic components and sealing and packaging them to protect against external impact. Package.

보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 회로기판(PCB)에 실장 되기 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.Normally, a wafer has dozens or hundreds of chips printed with the same electrical circuit. These individual chips, by themselves, can not serve as electronic components. Therefore, an electric wire connected to the outside must be provided to receive the electric signal from the outside and to transmit the electric signal operated inside the chip. In addition, because the chip contains very fine circuitry, it can be easily damaged by moisture, dust and external impacts. As a result, the chip itself formed on the wafer surface is not a complete product until it is mounted on a circuit board (PCB) as an electronic component. Therefore, a packaging process is a process of making an electrical connection line to a chip on a wafer, sealing and packaging the chip so as to withstand an external impact, and finalizing the chip so as to function as a completely separate electronic device.

이러한, 반도체 패키지용으로 사용되는 BGA(Ball Grid Array)용 Substrate는 반도체 칩과 인쇄회로 기판 등의 전기 신호를 연결하며, 반도체 패키지 구조물로서의 역할을 한다. 전기 신호를 외부와 주고 받기 위해서 약 20um 내외 지름의 금선(Au wire)을 이용하여 반도체 칩과 BGA용 기판(Substrate_를 연결하는 공정을 처리하는데, 이를 와이어 본딩이라 한다. 와이어 본딩 시 이종 금속 간의 용접에 의한 접합이 잘 이루어지도록 BGA용 Substrate의 접합면에 다양한 종류의 귀금속을 도금하여 준다. 이러한 도금 공정은 도 1의 공정과 같이, 회로기판 상 도금 와이어가 본딩되는 패드 표면에 전처리를 수행한 후, Ni도금을 수행하고, Ni 도금층의 상부면에 Au 와이어와의 본딩력을 향상하기 위해 Au 도금층을 형성한다. 이후, 도금 후 처리를 통해 도금을 완료하고, 와이어 본딩 공정이 수행되며, 이후 몰딩재로 몰딩공정이 수행된다.The BGA (Ball Grid Array) substrate used for the semiconductor package connects the electrical signals of the semiconductor chip and the printed circuit board, and serves as a semiconductor package structure. In order to transfer electric signals to the outside, a process of connecting a semiconductor chip and a substrate for a BGA (Substrate_) is performed by using a gold wire having a diameter of about 20 μm or less, which is called wire bonding. Various kinds of precious metals are plated on the bonding surface of the BGA substrate so that the bonding by welding can be performed well. Such a plating process is carried out by pretreating the surface of the pad on which the plated wire is bonded on the circuit board After that, Ni plating is performed, and an Au plating layer is formed on the upper surface of the Ni plating layer to improve the bonding force with the Au wire. Thereafter, the plating is completed through the plating process, the wire bonding process is performed, The molding process is performed with the molding material.

위 공정에서, Au 와이어의 본딩(bonding)을 위해 접합 부위에 최후 표면층에 금(金)도금이 이루어지며, 이는 금선과의 접합에서 양호한 품질을 얻기 위해 반드시 필요한 공정이다. 그러나, 금은 귀금속이므로 BGA용 기판 제조비용의 상당 부분을 차지하고 있으므로 이를 해소하기 위해 상대적으로 저렴한 팔라듐(Pd) 도금 층을 삽입하는 등 여러 가지 방법을 통해 제조비용의 절감을 꾀하고 있으나, 팔라듐 역시 제조 비용의 상승에 큰 영향을 주며 특히 와이어 본딩 품질에 나쁜 영향을 주는 것으로 알려져 있다. 또한, Au 와이어 자체가 매우 고가이므로, 경제적 이유로 이를 대체하기 위해 일부 패키지 공정 에서 금선 대신 저렴한 구리선이 사용되고 있으나, 품질 등의 문제로 BGA용 기판에서는 적용하지 못하고 있는 실정이다.In the above process, gold (Au) plating is applied to the final surface layer at the bonding site for Au wire bonding, which is a necessary step to obtain good quality in joining with the gold wire. However, since gold is a noble metal, it takes up a large portion of the manufacturing cost of a BGA substrate. To solve this problem, palladium (Pd) plating layer is inserted in order to reduce manufacturing costs. It has a great influence on the increase of manufacturing cost and is known to have a bad influence on wire bonding quality in particular. In addition, since the Au wire itself is very expensive, an inexpensive copper wire is used instead of the gold wire in some package processes in order to replace it for economic reasons, but it is not applicable to a BGA substrate due to quality problems.

공개특허공보 제10-2009-0128983호Japanese Patent Application Laid-Open No. 10-2009-0128983

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 BGA 기판에 반도체 칩을 실장하는 패키지에서 패드 부분에 팔라듐 박막도금층과 팔라듐/은 합금 박막도금층을 순차적으로 형성하여, 기판이 가열되는 경우에 패드의 구리가 확산현상에 의해 상부의 도금층으로 확산되는 것을 방지하여 접속의 신뢰성을 향상시킴과 동시에 제조단가를 절감할 수 있는 구조의 BGA 기판을 제공하는 데 있다.It is an object of the present invention to provide a package for mounting a semiconductor chip on a BGA substrate, in which a palladium thin film plating layer and a palladium / silver alloy thin film plating layer are sequentially formed on a pad portion, The present invention provides a BGA substrate having a structure which can prevent the copper of the pad from diffusing into the upper plating layer due to diffusion phenomenon when heated, thereby improving the reliability of connection and reducing the manufacturing cost.

상술한 과제를 해결하기 위한 수단으로서, 본 발명은 기저층; 상기 기저층 상부에 형성된 다이패드부 및 본딩패드부;를 포함하되, 상기 본딩패드부 상에 Pd-Ag 합금으로 이루어진 Pd-Ag 박막도금층 및 Pd 박막도금층이 형성된 회로기판을 제공할 수 있도록 한다.As means for solving the above-mentioned problems, the present invention provides a semiconductor device comprising: a base layer; A Pd-Ag thin-film plating layer and a Pd thin-film plating layer formed of a Pd-Ag alloy on the bonding pad portion, and a die pad portion and a bonding pad portion formed on the base layer.

이 경우, 본 발명의 회로기판에 있어서, 상기 본딩패드부 상에 적층되는 박막도금층은, Pd-Ag 박막도금층 상면에 Pd 박막도금층이 순차로 배치되는 구조로 구현할 수 있으며, 특히 이 경우 상기 Pd-Ag 박막도금층은, 0.005~0.2 마이크로미터의 두께로, 상기 Pd 박막도금층은, 0.005 내지 0.2 마이크로미터의 두께로 형성할 수 있다.In this case, in the circuit board of the present invention, the thin film plating layer laminated on the bonding pad portion may be realized by a structure in which a Pd thin film plating layer is sequentially disposed on the Pd-Ag thin film plating layer. In particular, The Ag thin film plating layer may be formed to a thickness of 0.005 to 0.2 micrometer and the Pd thin film plating layer may be formed to a thickness of 0.005 to 0.2 micrometer.

또한, 본 발명의 회로기판은, 상기 다이패드부 또는 본딩패드부는 Cu를 포함하여 형성될 수 있다.Further, in the circuit board of the present invention, the die pad portion or the bonding pad portion may include Cu.

또한, 본 발명에 따른 회로기판은 상기 기저층 하부에 형성된 솔더볼 패드; 상기 기저층을 관통하여 형성된 전도성 비아홀; 을 더 포함하고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나는 상기 전도성 비아홀을 매개로 상기 솔더볼 패드와 전기적으로 접속될 수 있다.Further, a circuit board according to the present invention includes: a solder ball pad formed under the base layer; A conductive via hole formed through the base layer; And at least one of the die pad portion and the bonding pad portion may be electrically connected to the solder ball pad via the conductive via hole.

상술한 과제를 해결하기 위한 본 발명의 반도체 패키지는, 기저층 상부에 다이패드부 및 본딩패드부가 형성된 회로기판; 상기 다이패드부 상에 실장되는 반도체 칩; 상기 반도체 칩과 상기 본딩패드부를 연결하는 본딩와이어;를 포함하되, 상기 본딩패드부 상에는 Pd-Ag 합금으로 이루어진 Pd-Ag 박막도금층 및 Pd 박막도금층이 형성되는 구조로 구현할 수 있다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a circuit board having a die pad portion and a bonding pad portion formed on a base layer; A semiconductor chip mounted on the die pad portion; And a bonding wire connecting the semiconductor chip and the bonding pad portion. The Pd-Ag thin film plating layer and the Pd thin film plating layer may be formed on the bonding pad portion.

이 경우, 상기 본딩와이어는 Cu를 포함하여 형성되며, 상기 다이패드부 또는 본딩패드부는 Cu를 포함하여 형성될 수 있다.In this case, the bonding wire may be formed to include Cu, and the die pad portion or the bonding pad portion may include Cu.

나아가, 상기 Pd-Ag 박막도금층은, 0.005~0.2 마이크로미터의 두께로, 상기 Pd 박막도금층은, 0.005 내지 0.2 마이크로미터의 두께로 형성될 수 있다. Further, the Pd-Ag thin film plating layer may be formed to a thickness of 0.005 to 0.2 micrometer, and the Pd thin film plating layer may be formed to a thickness of 0.005 to 0.2 micrometer.

이 경우, 본 발명의 반도체 패키지에 적용되는 상기 회로기판은, 상기 기저층 타면에 형성된 솔더볼 패드; 상기 기저층을 관통하여 형성되고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나를 상기 솔더볼 패드와 전기적으로 접속시키는 전도성 비아홀; 을 더 포함하여 구성될 수 있다.In this case, the circuit board to be applied to the semiconductor package of the present invention includes: a solder ball pad formed on the other surface of the base layer; A conductive via hole formed through the base layer and electrically connecting at least one of the die pad portion and the bonding pad portion to the solder ball pad; As shown in FIG.

본 발명에 따르면, BGA 기판에 반도체 칩을 실장하는 패키지에서 패드 부분에 팔라듐 박막도금층과 팔라듐/은 합금 박막도금층을 순차적으로 형성하여, 기판이 가열되는 경우에 패드의 구리가 확산현상에 의해 상부의 도금층으로 확산되는 것을 방지하여 접속의 신뢰성을 향상시킬 수 있도록 한다.According to the present invention, in a package for mounting a semiconductor chip on a BGA substrate, a palladium thin film plating layer and a palladium / silver alloy thin film plating layer are sequentially formed on the pad portion, and when the substrate is heated, It is prevented from diffusing into the plating layer so that reliability of connection can be improved.

특히, BGA 기판에 형성되는 Cu 패턴의 표면에서 공기 중의 산소와 반응하여 산화되는 문제를 해소하여 구리패턴과 와이어 구리 간의 접합특성을 높이며, 상술한 저가의 팔라듐 박막도금층과 팔라듐/은 합금 박막도금층을 적용하여 해소함으로써, 기존의 금도금이나 금/팔라듐 도금의 고가의 귀금속을 사용하지 않고 제조원가를 감축시킬 수 있는 효과도 있다.Particularly, the problem that the surface of the Cu pattern formed on the BGA substrate reacts with oxygen in the air to be oxidized is solved to improve the bonding characteristics between the copper pattern and the wire copper, and the above-mentioned low- and high- It is possible to reduce the manufacturing cost without using expensive gold or gold / palladium plating expensive noble metal.

아울러, 종래의 Au 와이어를 사용하지 않고, BGA용 기판에 구리선을 적용하되, 구리선과 접합할 부위에 팔라듐/은 합금 및 팔라듐을 이용한 박막도금층을 형성하여 기판 하지의 구리층의 산화를 방지할 수 있도록 함으로써, 구리선을 이용한 와이어 본딩이 가능하게 하여 제조비용을 크게 절감할 수 있게 된다.In addition, it is possible to prevent the oxidation of the copper layer of the substrate base by forming a thin film plating layer using palladium / silver alloy and palladium at a site to be bonded to the copper wire by applying a copper wire to the substrate for BGA without using a conventional Au wire The wire bonding using the copper wire is enabled, and the manufacturing cost can be greatly reduced.

나아가, 기존의 니켈 도금 후 팔라듐 도금, 이후 금 도금층 형성과 같이 다양한 단계의 공정을 거치지 않아 공정의 간소화를 구현할 수 있다.Furthermore, since the conventional nickel plating is not performed after palladium plating and then gold plating layer formation, the process can be simplified.

도 1은 종래의 BGA 패키징 공정을 설명하는 블록도이다.
도 2는 본 발명의 실시예에 따른 회로기판을 도시한 단면도이다.
도 3은 도 2의 회로기판을 이용하여 제조한 반도체 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 흐름도이다.1 is a block diagram illustrating a conventional BGA packaging process.
2 is a cross-sectional view illustrating a circuit board according to an embodiment of the present invention.
3 is a cross-sectional view of a semiconductor package manufactured using the circuit board of FIG.
4 is a flowchart illustrating a method of manufacturing a circuit board and a semiconductor package according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the disclosure herein is merely a preferred embodiment of the invention, and that various equivalents and modifications may be substituted for them at the time of the present application. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid obscuring the subject matter of the present invention. The following terms are defined in consideration of the functions of the present invention, and the meaning of each term should be interpreted based on the contents throughout this specification. The same reference numerals are used for portions having similar functions and functions throughout the drawings.

도 2는 본 발명의 실시예에 따른 회로기판을 도시한 단면도이다. 2 is a cross-sectional view illustrating a circuit board according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 회로기판(100)은 기저층(110), 기저층(110)의 상부에 형성된 다이패드부(130) 및 본딩패드부(150), 본딩패드부(150)상에 형성된 Pd-Ag 합금으로 이루어진 Pd-Ag 박막도금층(160A) 및 Pd 박막도금층(160B)로 구성되는 박막도금층(160)을 포함하여 형성된다. 또한, 본 발명의 회로기판(100)은, 기저층(110)의 하부에 형성된 솔더링 패드(190) 및 솔더링 패드(190)와 다이패드부(130) 및 본딩패드부(150) 중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 전도성 비아홀(170)을 더 포함하여 형성될 수 있다.2, a circuit board 100 according to the present invention includes a base layer 110, a die pad part 130 formed on the base layer 110, a bonding pad part 150, a bonding pad part 150, And a thin film plating layer 160 composed of a Pd-Ag thin film plating layer 160A made of a Pd-Ag alloy and a Pd thin film plating layer 160B. The circuit board 100 according to the present invention includes a solder pad 190 and a solder pad 190 formed on a lower portion of the base layer 110 and at least one of a die pad portion 130 and a bonding pad portion 150, And a conductive via hole 170 for electrically connecting the soldering pad 190. [

상술한 본 발명에서의 Pd-Ag 합금으로 이루어진 Pd-Ag 박막도금층(160A) 및 Pd 박막도금층(160B)로 구성되는 박막도금층(160)은 와이어가 본딩되는 본딩패드부 상에 형성되어, 기판 가열이 되는 경우, 기저층의 Cu 물질이 확산 현상에 의해 이동하게 되는 문제를 방지하여 주며, 이를 통해 Cu 층 표면의 산화를 방지할 수 있게 되는바, 와이어 본딩 공정시 와이어를 Cu 와이어로 적용하는 경우에도 기저층의 구리와 Cu 와이어를 접합 신뢰성을 확보할 수 있도록 한다.The thin film plating layer 160 composed of the Pd-Ag thin film plating layer 160A and the Pd thin film plating layer 160B made of the Pd-Ag alloy according to the present invention is formed on the bonding pad portion to which the wires are bonded, It is possible to prevent the Cu material in the base layer from moving due to the diffusion phenomenon and to prevent the surface of the Cu layer from being oxidized. As a result, even when a wire is applied as a Cu wire in a wire bonding process So that the reliability of bonding the copper and the Cu wire in the base layer can be secured.

상기 기저층(110)은 회로기판(100)의 몸체를 형성하며, 절연물질로 형성되는 것이 바람직하다. 상기 기저층(110)의 일면 또는 양면에는 동박층이 형성될 수 있으며, 포토리소그래피 공정을 통해 동박층을 패터닝 함으로써 다이패드부(130) 및 본딩패드부(150)를 형성할 수 있다. 또한, 동박층이 기저층(110)의 상부뿐만 아니라 하부에도 형성된 경우, 솔더링 패드(190)도 상술한 포토리소그래피 공정을 통해 형성 가능하다.The base layer 110 forms the body of the circuit board 100 and is preferably formed of an insulating material. A copper foil layer may be formed on one surface or both surfaces of the base layer 110. The die pad portion 130 and the bonding pad portion 150 may be formed by patterning the copper foil layer through a photolithography process. In addition, when the copper foil layer is formed not only on the upper portion but also on the lower portion of the base layer 110, the soldering pad 190 can also be formed through the photolithography process described above.

한편, 본 발명의 회로기판(100)은 기저층(110)을 관통하는 홀에 전도성 물질이 채워진 구조로 이루어진 전도성 비아홀(170)을 더 포함할 수 있다. 본 발명의 전도성 비아홀(170)은 다이패드부(130) 및 본딩패드부(150)중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 역할을 하게 된다. 이러한 전도성 비아홀(170)은, 예컨대 기저층(110)에 기계적 가공, 레이저드릴 또는 펀칭가공 등을 통해 홀을 형성하고, 홀 내부에 도금처리를 함으로써 형성할 수 있다. 또는 기저층(110)에 홀을 형성하고 전도성 페이스트 등의 전도성물질을 충진함으로써 형성할 수도 있으나, 이에 한정되는 것은 아니다.The circuit board 100 of the present invention may further include a conductive via hole 170 having a structure in which a hole passing through the base layer 110 is filled with a conductive material. The conductive via hole 170 of the present invention electrically connects at least one of the die pad portion 130 and the bonding pad portion 150 to the soldering pad 190. [ This conductive via hole 170 can be formed, for example, by forming a hole in the base layer 110 through mechanical processing, laser drilling, punching, or the like, and plating the inside of the hole. Or may be formed by forming a hole in the base layer 110 and filling a conductive material such as a conductive paste, but the present invention is not limited thereto.

본 발명의 본딩패드부(150) 상에는 Pd-Ag 박막도금층(160A) 및 Pd 박막도금층(160B)로 구성되는 박막도금층(160)이 더 형성된다. 이 경우 상기 본딩패드부 상에 적층되는 박막도금층은, Pd-Ag 박막도금층 상면에 Pd 박막도금층이 순차로 배치되는 구조로 형성됨이 바람직하다.A thin film plating layer 160 composed of a Pd-Ag thin film plating layer 160A and a Pd thin film plating layer 160B is further formed on the bonding pad portion 150 of the present invention. In this case, it is preferable that the thin film plating layer to be laminated on the bonding pad portion is formed such that a Pd thin film plating layer is sequentially disposed on the Pd-Ag thin film plating layer.

본 발명의 상기 박막도금층(160)은 종래의 Ni도금층 및 Au도금층을 대체하는 도금층으로서, 차후 반도체 패키지 제조시 와이어 본딩공정에서 Cu로 형성된 본딩패드부(150)의 산화를 방지하는 역할을 한다. 또한, 박막도금층(160)을 형성함으로써 차후 반도체 패키지 제조시, 구리(Cu)선으로 이루어진 본딩와이어와 본딩패드부(150)의 접합을 가능하게 하는 역할을 한다. The thin film plating layer 160 of the present invention replaces the conventional Ni plating layer and Au plating layer and serves to prevent oxidation of the bonding pad portion 150 formed of Cu in the wire bonding process in the subsequent semiconductor package manufacturing. Further, the thin film plating layer 160 is formed to enable bonding of the bonding wire made of copper (Cu) wire and the bonding pad part 150 at the time of manufacturing a semiconductor package.

이때 박막도금층(160)이 상기 Pd-Ag 박막도금층(160A)은, 0.005~0.2 마이크로미터의 두께로로 형성되는 것이 바람직하다. Ag로 이루어지는 박막도금층(160)의 두께가 0.005마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 와이어본딩의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd-Ag 박막도금층(160A)의 두께는 0.005 내지 0.2 마이크로미터 범위 내에서 형성되는 것이 바람직하다. 이에 따르면 박막도금층(160)의 도금 두께를 낮춤으로써 도금 재료(특히, Ag) 사용량을 더욱 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.
At this time, it is preferable that the thin film plating layer 160 and the Pd-Ag thin film plating layer 160A are formed to a thickness of 0.005 to 0.2 micrometer. When the thickness of the thin film plating layer 160 made of Ag is less than 0.005 micrometer, the oxidation of Cu generally used in the bonding pad portion 150 can not be prevented. As a result, Thereby deteriorating the reliability of the semiconductor package. Therefore, it is preferable that the thickness of the Pd-Ag thin film plating layer 160A is formed within the range of 0.005 to 0.2 micrometers in consideration of the antioxidant effect and economical efficiency. Accordingly, the amount of the plating material (particularly, Ag) can be further reduced by lowering the plating thickness of the thin film plating layer 160, thereby reducing the manufacturing cost.

Pd-Ag 박막도금층(160A)은, 예컨대 Pd금속, Ag가 혼합된 합금물질의 도금 공정을 통하여 형성할 수 있다. 이를 테면, Pd금속에 안정적인 도금을 위한 전도염 및 기타 첨가제가 혼합된 물질과 시안화시안화은, 산성 은도금액, 기타 은도금액과 그에 상응하여 도금액의 조정을 목적으로하는 첨가제를 배합하여 도금액을 조합하고, 본딩패드부(160)가 형성된 기저층(110)을 이 도금액에 일부 혹은 완전히 침지시킨 상태에서 일정 전류를 가하면 0.005 내지 0.2마이크로미터 두께의 박막도금층(160A)을 형성할 수 있다. 이 때 도금 두께는 도금 시간과 가하여 주는 전류량에 의해 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 Pd-Ag 박막도금층(160A)을 형성할 수 있다고 할 것이다.The Pd-Ag thin film plating layer 160A can be formed through a plating process of an alloy material mixed with, for example, Pd metal and Ag. For example, a combination of a mixture of a conductive salt and other additives for stable plating of Pd metal and a cyanide silver cyanide, an acidic silver plating solution, or other silver plating solution and an additive for adjusting the plating solution, A thin film plating layer 160A having a thickness of 0.005 to 0.2 micrometer can be formed by applying a constant current in a state where the base layer 110 formed with the bonding pad portion 160 is partially or completely immersed in the plating solution. At this time, the plating thickness can be adjusted by the plating time and the amount of current applied. It will be appreciated that this is only an example and that the Pd-Ag thin film plated layer 160A of the present invention can be formed by any method that is currently developed, commercialized, or can be implemented in accordance with future technological developments.

한편, Pd 박막도금층(160B)의 경우, 0.005 내지 0.0.2마이크로미터의 두께로 얇게 형성되는 것이 바람직하다. Pd로 이루어지는 박막도금층(160)의 두께가 0.005마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 와이어본딩의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd로 이루어지는 박막도금층(160)의 두께는 0.005 내지 0.2 마이크로미터 범위 내에서 형성되는 것이 바람직함은 Pd-Ag 박막도금층을 형성하는 경우와 유사하다. 이에 따르면 Pd 박막도금층(160B)의 도금 두께를 낮춤으로써 귀금속(Pd) 사용량을 더욱 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.On the other hand, in the case of the Pd thin film plating layer 160B, it is preferable that the Pd thin film plating layer 160B is formed to a thickness of 0.005 to 0.0.2 micrometers. If the thickness of the thin film plating layer 160 made of Pd is less than 0.005 micrometer, the oxidation of Cu generally used in the bonding pad portion 150 can not be prevented. As a result, Thereby deteriorating the reliability of the semiconductor package. Therefore, considering the antioxidative effect and economical efficiency, it is preferable that the thickness of the thin film plating layer 160 made of Pd is within the range of 0.005 to 0.2 micrometer, which is similar to the case of forming the Pd-Ag thin film plating layer. According to this, it is possible to further reduce the amount of the noble metal Pd by lowering the plating thickness of the Pd thin film plating layer 160B, thereby reducing the manufacturing cost.

Pd로 이루어지는 본 발명의 박막도금층(160)은, 예컨대 주성분인 Pd금속, 안정적인 도금을 위한 전도염 및 기타 첨가제를 도금욕에 넣고, 본딩패드부(160)가 형성된 기저층(110)을 상술한 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가함으로써 형성할 수 있다. 이때 Pd의 농도는 1.5~5.0g/l가 바람직하며, 0.5~5ASD로 10~50초간 전류를 가하여 줌으로써 Pd로 이루어진 박막도금층(160)을 형성할 수 있다. 이 때 형성되는 박막도금층(160)의 두께는 약 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되며, 전류 또는 도금시간을 조정함으로써 두께를 조정할 수도 있다. 다만 상술한 방법은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 Pd로 이루어지는 본 발명의 박막도금층(160B)을 형성할 수 있다고 할 것이다.The thin film plating layer 160 of the present invention made of Pd can be obtained by putting a Pd metal as a main component, a conductive salt for stable plating, and other additives into a plating bath and bonding the base layer 110, on which the bonding pad portion 160 is formed, Or by applying an electric current while partially or completely immersed in a bath. In this case, the concentration of Pd is preferably 1.5 to 5.0 g / l, and the thin film plating layer 160 made of Pd can be formed by applying a current for 0.5 to 5 ASD for 10 to 50 seconds. The thickness of the thin-film plating layer 160 formed at this time is within a range of about 0.005 to 0.150 micrometers, and the thickness may be adjusted by adjusting the current or the plating time. It will be appreciated that the above-described method is merely an example, and that the thin film plated layer 160B of the present invention, which is currently developed and commercialized, or made of Pd in all the methods that can be implemented according to future technological developments, can be formed.

상술한 구성을 갖는 본 발명의 회로기판(100)은 본딩패드부에 도금층 형성시, 금(Au)을 사용하지 않음에 따라 제조비용을 절감할 수 있게 되며, 결과적으로 반도체 패키지의 제조비용 절감효과 및 공정효율성 향상효과를 제공할 수 있게 된다.
In the circuit board 100 of the present invention having the above-described structure, since gold (Au) is not used for forming the plating layer on the bonding pad portion, the manufacturing cost can be reduced. As a result, And an effect of improving process efficiency can be provided.

도 3은 도 2의 회로기판을 이용하여 제조한 반도체 패키지의 단면도이다.3 is a cross-sectional view of a semiconductor package manufactured using the circuit board of FIG.

도 2 및 도 3을 참조하면, 본 발명에 따른 반도체 패키지(10)는, 회로기판(도 1의 100), 반도체 칩(300), 본딩와이어(500), 몰딩부(700)를 포함하여 구성된다. 2 and 3, a semiconductor package 10 according to the present invention includes a circuit board 100 (FIG. 1), a semiconductor chip 300, a bonding wire 500, and a molding part 700 do.

회로기판(도 1의 100)은 기저층(110), 기저층(110)의 상부에 형성된 다이패드부(130) 및 본딩패드부(150), 본딩패드부(150)상에 형성되고,Pd-Ag 박막도금층(160A) 및 Pd 박막도금층(160B)로 구성되는 박막도금층(160)을 포함하여 형성된다. 또한 본 발명의 회로기판(100)은, 기저층(110)의 하부에 형성되어 솔더볼(900)이 접합되는 솔더링 패드(190) 및 솔더링 패드(190)와 다이패드부(130) 및 본딩패드부(150) 중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 전도성 비아홀(170)을 더 포함하여 형성될 수 있다. 각 구성에 대한 구체적인 내용은 도 2의 설명에서 상술한 바와 동일한 바, 생략한다.1) is formed on a base layer 110, a die pad portion 130 formed on the base layer 110, a bonding pad portion 150, and a bonding pad portion 150, and a Pd-Ag And a thin film plating layer 160 composed of a thin film plating layer 160A and a Pd thin film plating layer 160B. The circuit board 100 according to the present invention includes a soldering pad 190 and a soldering pad 190 formed on the bottom of the base layer 110 and bonded to the solder ball 900. The die pad portion 130 and the bonding pad portion And a conductive via hole 170 for electrically connecting the soldering pad 190 to at least one of the first and second conductive patterns 150 and 150. The details of each configuration are the same as those described in the description of FIG. 2, and are omitted.

상기 반도체 칩(300)은 회로기판(도 1의 100)의 다이패드부(130)상에 실장된다. 본 발명의 반도체 칩(300)은 적층세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 칩 인덕터, 칩 저항, 칩 스위치 등의 부품, 다이오드 등의 회로소자, 각종 필터, 집적회로, 인쇄저항, 박막 커패시터, 인덕터, 플래쉬 메모리 등 다양한 부품소자를 포함할 수 있다. 이러한 본 발명의 반도체 칩(300)은 다이 어태칭 방식으로 접착부재(310)을 매개로 다이패드부(130)상에 실장될 수 있으나, 이에 한정되는 것은 아니다.The semiconductor chip 300 is mounted on the die pad portion 130 of the circuit board (100 in Fig. 1). The semiconductor chip 300 of the present invention can be applied to a variety of devices such as a multilayer ceramic capacitor (MLCC), a chip inductor, a chip resistor, a chip switch, circuit elements such as diodes, various filters, Capacitors, inductors, flash memories, and the like. The semiconductor chip 300 of the present invention may be mounted on the die pad part 130 via the bonding member 310 in a die attaching manner, but the present invention is not limited thereto.

본딩와이어(500)는 반도체 칩(300)과 본딩패드부(150)를 서로 연결하여 전기적 접속을 수행할 수 있도록 하는 기능을 수행한다. 본딩와이어(500)로 반도체칩(300)과 본딩패드부(150)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 본딩패드부(160)는 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 회로기판(도 1의 100)이 몰딩부(700)로부터 쉽게 박리되는 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.The bonding wire 500 functions to connect the semiconductor chip 300 and the bonding pad unit 150 to each other to perform electrical connection. When the semiconductor chip 300 and the bonding pad unit 150 are connected by the bonding wire 500, heat is applied to the bonding pad unit 160 at about 200 ° C. so that the bonding of the dissimilar metals is performed well. Is exposed to a high-temperature environment, so that an oxide layer is formed on the surface. Accordingly, a phenomenon that the circuit board (100 in FIG. 1) is easily peeled off from the molding part 700 may occur, resulting in a problem of lowering the reliability of the semiconductor package.

그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, Pd-Ag 박막도금층(160A) 및 Pd 박막도금층(160B)로 구성되는 박막도금층(160)을 본딩패드부(150)에 매우 얇게 도금처리하여 얇은 두께((Pd-Ag의 경우 0.005 내지 0.2 마이크로미터의 두께, Pd의 경우 0.005 내지 0.0.2 마이크로미터의 두께)로 박막도금층(160)을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 본딩패드부(150) 표면산화를 억제할 수 있게 되고, 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다. 또한 박막도금층(160)을 형성함으로써 구리(Cu)선으로 이루어진 본딩와이어(500)를 사용하더라도 본딩와이어(500)와 본딩패드부(150)의 접합을 가능하게 하는 역할을 한다. 이와 더불어 종래에 사용되던 Ni 도금층 및 Au 도금층을 형성하지 않음에 따른 제조비용 절감효과 및 공정간소화로 인한 가동률 향상효과를 더불어 얻을 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.However, in the case of the semiconductor package according to the embodiment of the present invention, the thin film plating layer 160 composed of the Pd-Ag thin film plating layer 160A and the Pd thin film plating layer 160B is very thinly plated on the bonding pad portion 150, The thin film plating layer 160 is formed to a thickness (0.005 to 0.2 micrometers in the case of Pd-Ag and 0.005 to 0.0.2 micrometers in the case of Pd) It is possible to suppress the surface oxidation of the bonding wire 150 and to provide a highly reliable semiconductor package. Even if the bonding wire 500 made of copper (Cu) wire is used by forming the thin film plating layer 160, 500 and the bonding pad unit 150. In addition, since the Ni plating layer and the Au plating layer, which are conventionally used, are not formed, the manufacturing cost reduction effect and the operation ratio due to the simplification of the process can be improved. It is possible to obtain, with the effect thus economical as well as generating an advantage that can be secured to be able to provide a high reliability semiconductor packages at a lower cost price competitiveness.

또한, 본딩와이어(500)로서 일반적으로 이용되던 금(Au)선을 구리(Cu)선으로 대체 가능하여 추가적인 제조비용의 절감효과를 갖게 된다.In addition, since gold (Au) wire generally used as the bonding wire 500 can be replaced by copper (Cu) wire, the manufacturing cost can be further reduced.

몰딩부(700)는 반도체 칩(300), 본딩와이어(500) 및 본딩패드부(150)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 한다. 이러한 몰딩부(700)를 이루는 몰딩재로서는 에폭시 몰딩 컴파운드, 폴리페닐렌옥사이드(Poly Phenylene Oxide), 에폭시 시트 몰딩(ESM), 실리콘 중 어느 하나가 이용될 수 있으나, 이는 하나의 예시일 뿐이며 이에 한정되는 것은 아니다.The molding part 700 serves to insulate and protect the semiconductor chip 300, the bonding wire 500 and the bonding pad part 150 from molding by molding and sealing them. As the molding material for forming the molding part 700, any one of epoxy molding compounds, polyphenylene oxide, epoxy sheet molding (ESM) and silicone may be used. However, It is not.

도 4는 본 발명의 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 흐름도이다.4 is a flowchart illustrating a method of manufacturing a circuit board and a semiconductor package according to an embodiment of the present invention.

본 실시예에서 회로기판 및 반도체 패키지 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.In this embodiment, the circuit board and the semiconductor package manufacturing method can be performed in a reel-to-reel process or a strip unit, and can be performed in an in-line process Can also be manufactured.

도 2 내지 도 4를 참조하면, 회로기판 및 반도체 패키지 제조방법은 다음과 같이 이루어질 수 있다. 우선 회로기판을 제조하며(S10), 제조된 회로기판의 다이패드부 상에 반도체 칩을 실장한다(S20). 그리고 반도체 칩과 본딩패드부를 와이어 본딩하고(S30), 몰딩을 수행한다(S40). Referring to Figs. 2 to 4, a circuit board and a method of manufacturing a semiconductor package may be performed as follows. First, a circuit board is manufactured (S10), and a semiconductor chip is mounted on the die pad portion of the manufactured circuit board (S20). Then, the semiconductor chip and the bonding pad portion are wire-bonded (S30), and molding is performed (S40).

상술한 S10단계는 다음과 같이 이루어질 수 있다. 우선 기저층상에 다이패드부 및 본딩패드부를 형성한다(S11). 보다 자세하게는 기저층의 일면 또는 양면에는 동박층을 적층하고, 포토리소그래피 공정을 통해 동박층을 패터닝함으로써 다이패드부 및 본딩패드부를 형성할 수 있다. 이때, 동박층이 기저층의 상부뿐만 아니라 하부에도 형성된 경우, 솔더링 패드도 상술한 포토리소그래피 공정을 통해 추가적으로 형성 가능함은 도 2의 설명에서 상술한 바와 같다.The above-described step S10 may be performed as follows. First, a die pad portion and a bonding pad portion are formed on the base layer (S11). More specifically, a die pad portion and a bonding pad portion can be formed by laminating a copper foil layer on one surface or both surfaces of a base layer and patterning the copper foil layer through a photolithography process. At this time, when the copper foil layer is formed not only on the upper part but also on the lower part of the base layer, the soldering pad can be additionally formed through the photolithography process as described above in the description of FIG.

이후 본딩패드부 상에 Pd-Ag 박막도금층 및 Pd 박막도금층을 순차로 도금하여 박막도금층을 형성한다(S13). 이때 Pd-Ag로 이루어지는 박막도금층의 두께는 0.005 내지 0.2 마이크로미터의 두께로 형성하는 것이 바람직하며, 그 형성방법은 Pd-Ag 합금 도금액에 본딩패드부가 형성된 기저층을 침지시킨 후 직류 정류기를 이용하여 전해도금을 수행함으로써 형성할 수 있다. Then, a Pd-Ag thin-film plating layer and a Pd thin-film plating layer are successively plated on the bonding pad portion to form a thin-film plating layer (S13). At this time, it is preferable that the thickness of the thin film plating layer made of Pd-Ag is 0.005 to 0.2 micrometer in thickness, and the forming method is as follows. After the base layer having the bonding pad portion is immersed in the Pd-Ag alloy plating solution, And then performing plating.

또한, Pd 박막도금층을 형성하는 경우, 두께는 0.005 내지 0.2마이크로미터의 범위 내에서 형성되는 것이 바람직하며, 그 형성방법에 관한 내용은 도 2의 설명에서 상술한 바와 동일한바, 생략한다.In the case of forming the Pd thin film plating layer, it is preferable that the thickness is formed within the range of 0.005 to 0.2 micrometer, and the method of forming the same is the same as described in the description of FIG. 2, and is omitted.

한편 S11단계에서 다이패드부 및 본딩패드가 형성된 기저층은, S13단계에서 박막도금층을 형성하기 전에 세정 공정을 거치는 것이 바람직하다. 여기서 세정공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다. 이후 본딩패드부 상에 Pd-Ag 박막도금층 및 Pd 박막도금층을 도금하여 2층구조의 박막도금층을 형성한다(S13).On the other hand, the base layer formed with the die pad portion and the bonding pad in Step S11 preferably undergoes a cleaning process before forming the thin film plating layer in Step S13. The cleaning process may include a chemical / electrolytic degreasing process, a pickling process, for example. Then, a Pd-Ag thin film plating layer and a Pd thin film plating layer are plated on the bonding pad portion to form a thin film plating layer of a two-layer structure (S13).

S13단계에서 박막도금층을 형성한 후에는 세정공정이 더 진행됨이 바람직하다. 여기서 세정공정은, 화학/전해 탈지공정, 산세공정을 포함하여 수행될 수 있으며, 또한 산세공정만으로도 이루어질 수 있다.After the thin-film plating layer is formed in step S13, it is preferable that the cleaning process is further performed. Here, the cleaning process may be performed including a chemical / electrolytic degreasing process and a pickling process, and may also be performed by a pickling process alone.

상술한 방법에 의해 회로기판을 제조한 후, 회로기판의 다이패드부 상에 반도체 칩을 실장한다(S20). 이때 반도체 칩은 다이 어태칭 방식으로 접착부재를 매개로 다이패드부 상에 실장될 수 있으며, 이외에도 반도체 칩의 특성에 맞추어 다양한 방식으로 실장될 수 있다.After the circuit board is manufactured by the above-described method, the semiconductor chip is mounted on the die pad portion of the circuit board (S20). In this case, the semiconductor chip may be mounted on the die pad portion via an adhesive member in a die attach manner, or may be mounted in various ways in accordance with the characteristics of the semiconductor chip.

이후 반도체 칩과 본딩패드부를 전기적으로 접속시키기 위하여 본딩와이어로 와이어본딩을 수행한다(S30). 이때 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열이 가해지는데, 본 발명의 경우 본딩패드부에 Pd-Ag 합금의 박막도금층 및 Pd 박막도금층으로 구성되는 이층 적층 구조의 박막도금층을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 본딩패드부의 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 됨은 도 3의 설명에서 상술한 바와 같다.Thereafter, wire bonding is performed with a bonding wire to electrically connect the semiconductor chip and the bonding pad portion (S30). In this case, heat of about 200 ° C is applied to the junction of the dissimilar metals. In the case of the present invention, the thin film plating layer of the double layered structure composed of the Pd-Ag alloy thin film plating layer and the Pd thin film plating layer is formed in the bonding pad portion , It is possible to provide a highly reliable semiconductor package by suppressing oxidation of the surface of the bonding pad portion due to heat applied during wire bonding, as described in the description of FIG.

와이어본딩 공정을 수행 후, 다이패드부, 본딩패드부, 반도체 칩 및 본딩와이어를 몰딩재로 몰딩하여(S40) 몰딩부를 형성한다. 이때 몰딩 방법은 에폭시 몰딩 컴파운드를 이용한 트랜스퍼 몰딩(transfer molding), 에폭시 시트를 열압착하여 몰딩하는 방법, 액상형태의 몰딩재를 토출하여 열처리하는 방법, 몰딩재를 주입 성형하는 방법 등 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법을 통해 수행될 수 있다.After the wire bonding process is performed, the die pad portion, the bonding pad portion, the semiconductor chip, and the bonding wire are molded with the molding material (S40) to form the molding portion. At this time, the molding method includes transfer molding using an epoxy molding compound, molding by thermocompression of an epoxy sheet, heat treatment by discharging a liquid molding material, and injection molding of a molding material. Or any method that can be implemented as future technology develops.

상술한 방법에 의하여 반도체 패키지 제조시, 박막도금층 및 본딩와이어에 금(Au)을 사용하지 않음에 따라, 원가절감에 따른 제조비용 감소효과를 거둘 수 있다. 또한 본딩패드부에 형성하는 박막도금층을 단일층으로 형성함에 따른 도금 공정 간소화 효과 및 공정의 감소에 따른 공정효율성 향상효과를 갖게 된다. 또한 본딩패드부의 산화 억제에 따른 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과 및 와이어본딩시 접합성, 몰딩재 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 반도체 패키지를 제공할 수 있는 효과도 거둘 수 있게 된다.Since gold (Au) is not used for the thin film plating layer and the bonding wire in manufacturing the semiconductor package by the above-described method, the manufacturing cost can be reduced by cost reduction. In addition, the plating process is simplified and the process efficiency is improved due to the reduction of the plating process due to the formation of the thin plating layer formed in the bonding pad portion as a single layer. In addition, it is possible to provide a semiconductor package with high reliability due to oxidation suppression of the bonding pad portion, and also to provide a semiconductor package excellent in bonding property, molding adhesive property, solderability, and lamination quality in wire bonding .

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that many suitable modifications and variations are possible in light of the present invention. Accordingly, all such modifications and variations as fall within the scope of the present invention should be considered.

10: 반도체 패키지
100: 회로기판
110: 기저층
130: 다이패드부
150: 본딩패드부
160: 박막도금층
170: 전도성 비아홀
190: 솔더볼 패드
300: 반도체 칩
310: 접착부재
500: 본딩와이어
700: 몰딩부
900: 솔더볼10: semiconductor package
100: circuit board
110: base layer
130: die pad portion
150: bonding pad portion
160: Thin-film plating layer
170: Conductive via hole
190: solder ball pad
300: semiconductor chip
310: Adhesive member
500: bonding wire
700: Molding part
900: solder ball

Claims (12)

기저층;
상기 기저층 상에 배치되는 다이 패드부;
상기 기저층 상에 배치되는 본딩 패드부; 및
상기 본딩 패드부 상에 배치되는 박막 도금층을 포함하고,
상기 본딩패드부는 구리를 포함하는 금속물질로 형성되고,
상기 박막 도금층은,
상기 본딩 패드부 상에 상기 본딩 패드부와 직접 접촉하며 배치되고, 팔라듐 및 은의 합금으로 이루어진 팔라듐-은 박막 도금층과,
상기 팔라듐-은 박막 도금층 상에 상기 팔라듐-은 박막 도금층과 직접 접촉하며 배치되는 팔라듐 박막 도금층을 포함하며,
상기 팔라듐 박막 도금층은,
본딩 와이어와 직접 접촉하는 최후 표면층인 회로기판.Base layer;
A die pad portion disposed on the base layer;
A bonding pad disposed on the base layer; And
And a thin-film plating layer disposed on the bonding pad portion,
Wherein the bonding pad portion is formed of a metal material including copper,
The thin-
A palladium-silver thin film plating layer disposed on the bonding pad portion in direct contact with the bonding pad portion and made of palladium and silver alloy;
Wherein the palladium-silver thin film plating layer includes a palladium thin-film plating layer disposed in direct contact with the palladium-silver thin film plating layer,
The palladium thin film plating layer may comprise,
And a final surface layer directly contacting the bonding wire. 청구항 1에 있어서,
상기 팔라듐-은 박막도금층은, 0.005~0.2 마이크로미터의 두께로 형성된 회로기판.
The method according to claim 1,
The palladium-silver thin film plating layer is formed to a thickness of 0.005 to 0.2 micrometer.
청구항 2에 있어서,
상기 팔라듐 박막도금층은,
0.005 내지 0.2 마이크로미터의 두께로 형성된 회로기판.
The method of claim 2,
The palladium thin film plating layer may comprise,
A circuit board formed to a thickness of 0.005 to 0.2 micrometers.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 다이패드부는 구리를 포함하는 회로기판.
The method according to any one of claims 1 to 3,
Wherein the die pad portion comprises copper.
청구항 4에 있어서,
상기 기저층 아래에 배치된 솔더볼 패드;
상기 기저층을 관통하여 형성된 전도성 비아홀; 을 더 포함하고,
상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나는 상기 전도성 비아홀을 통해 상기 솔더볼 패드와 전기적으로 접속되는 회로기판.
The method of claim 4,
A solder ball pad disposed below the base layer;
A conductive via hole formed through the base layer; Further comprising:
Wherein at least one of the die pad portion and the bonding pad portion is electrically connected to the solder ball pad via the conductive via hole.
기저층과, 상기 기저층 상에 배치되는 다이패드부, 상기 기저층 상에 배치되는 본딩 패드부, 및 상기 본딩 패드부 상에 배치되는 박막 도금층을 포함하는 회로기판;
상기 다이패드부 상에 실장되는 반도체 칩; 및
상기 반도체 칩과 상기 본딩패드부를 연결하는 본딩와이어;를 포함하되,
상기 본딩패드부는 구리를 포함하는 금속물질로 형성되고
상기 박막 도금층은,
상기 본딩 패드부 상에 상기 본딩 패드부와 직접 접촉하며 배치되고, 팔라듐 및 은의 합금으로 이루어진 팔라듐-은 박막 도금층과,
상기 팔라듐-은 박막 도금층 상에 상기 팔라듐-은 박막 도금층과 직접 접촉하며 배치되는 팔라듐 박막 도금층을 포함하고,
상기 팔라듐 박막 도금층은,
상기 본딩 와이어와 직접 접촉하는 최후 표면층인
반도체 패키지.
A circuit board including a base layer, a die pad portion disposed on the base layer, a bonding pad portion disposed on the base layer, and a thin-film plating layer disposed on the bonding pad portion;
A semiconductor chip mounted on the die pad portion; And
And a bonding wire connecting the semiconductor chip and the bonding pad portion,
The bonding pad portion is formed of a metal material including copper
The thin-
A palladium-silver thin film plating layer disposed on the bonding pad portion in direct contact with the bonding pad portion and made of palladium and silver alloy;
Wherein the palladium-silver layer comprises a palladium thin-film plating layer disposed on the thin-film plating layer and in direct contact with the palladium-silver thin-
The palladium thin film plating layer may comprise,
And a final surface layer directly contacting the bonding wire
Semiconductor package.
청구항 6에 있어서,
상기 본딩와이어는 구리를 포함하는 반도체 패키지.
The method of claim 6,
Wherein the bonding wire comprises copper.
청구항 6 또는 청구항 7에 있어서,
상기 팔라듐-은 박막도금층은,
0.005~0.2 마이크로미터의 두께로 형성된 반도체 패키지.
The method according to claim 6 or 7,
The palladium-silver thin-
A semiconductor package formed to a thickness of 0.005 to 0.2 micrometers.
청구항 8에 있어서,
상기 팔라듐 박막도금층은,
0.005 내지 0.2 마이크로미터의 두께로 형성된 반도체 패키지.
The method of claim 8,
The palladium thin film plating layer may comprise,
A semiconductor package formed with a thickness of 0.005 to 0.2 micrometers.
청구항 9에 있어서,
상기 회로기판은,
상기 기저층의 하부에 배치된 솔더볼 패드; 및
상기 기저층을 관통하여 형성되고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나를 상기 솔더볼 패드와 전기적으로 접속시키는 전도성 비아홀; 을 더 포함하는 반도체 패키지.
The method of claim 9,
The circuit board includes:
A solder ball pad disposed under the base layer; And
A conductive via hole formed through the base layer and electrically connecting at least one of the die pad portion and the bonding pad portion to the solder ball pad; Further comprising:
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