KR100400531B1 - 비휘발성메모리셀의제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 230000008569 process Effects 0.000 title description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 229920005591 polysilicon Polymers 0.000 claims abstract description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 10
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 10
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 9
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 8
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 5
- 230000008859 change Effects 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 claims 13
- 239000011241 protective layer Substances 0.000 claims 1
- 230000008901 benefit Effects 0.000 abstract description 4
- 230000000873 masking effect Effects 0.000 abstract 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- VDUVBBMAXXHEQP-SLINCCQESA-M oxacillin sodium Chemical group [Na+].N([C@@H]1C(N2[C@H](C(C)(C)S[C@@H]21)C([O-])=O)=O)C(=O)C1=C(C)ON=C1C1=CC=CC=C1 VDUVBBMAXXHEQP-SLINCCQESA-M 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
본 발명은 비휘발성 메모리 셀을 제조하기 위한 방법에 관한 것이다. 바람직한 폴리실리콘 구조물은 산화 방지층, 바람직하게 질화물 층에 의해 마스킹된다. 소오스/드레인 영역과 필드 영역 상부의 폴리 실리콘은 이산화 실리콘으로 변화된다. 동시에, 인접한 폴리실리콘 경로들 사이에서 이산화 실리콘을 사용한 충진이 이루어진다. 또 필드 산화막의 두께는 상기 필드 영역내의 폴리실리콘의 변화에 의해 증가된다. 제공된 산화 방지막을 포함한 채로 필드 영역 상부에 제 2 폴리실리콘 층이 제공된다. 캐패시터의 제 1 전극이 마스킹 및 에칭에 의해 상기 영역에서부터 형성되며, 산화 방지층 아래에 위치된 제 1 폴리실리콘은 제 2 전극을 형성하고 상기 산화 방지층은 유전체층을 형성한다. 본 발명의 장점은 복잡하지 않은 마스킹 및 에칭 기술과 또 부품의 향상된 신뢰성이다.
Description
EEPROM 및 플래시 EEPROM이 비휘발성 메모리 셀이다. 실리콘층은 단결정성 실리콘, 다결정성 실리콘 또는 비정질 실리콘일 수 있다. 예를 들어 게이트 산화막으로 사용되는 일반적으로 사용되는 유전체는 이산화 실리콘 또는 질화 실리콘이다.
이러한 형태의 메모리 셀을 제조하는 데 있어서, 방법의 제 1 단계 동안에 유전체상에서 수행되는 구조화를 위해 일반적으로 제조된 폴리실리콘층이 존재한다. 특히 트랜지스터 게이트에 있어서, 바람직한 구조화는 포토리소그래피에 의해 수행된다. 상기 경우에 사용되는 에칭 공정은 포토레지스터에 대한 매우 높은 요구를 생성하며; 특히, 습식 화학적 에칭 공정은 원칙적으로 공학적 처리 및 평탄화 형성의 관점에서 어렵게 취급될 수 있는 오목한 폴리실리콘을 야기하며, 상대적으로 크고, 매우 다양한 언더컷을 생성한다.
폴리실리콘 에칭 공정에 있어서, 폴리실리콘 하부에 위치한 게이트 산화물이손상될 수 있는 위험이 존재한다. 게다가, 에칭 동안 폴리실리콘과 실리콘 산화물 사이의 선택성이 불충분하기 때문에, 시스템에 의해 지시된 방식으로 상기 게이트 산화물은 뒤에 형성되는 소오스/드레인 영역내의 상기 게이트 영역의 외부에 재생산 할 수 없는 방식으로 얇게 형성되며, 이의 결과로서 한정된 소오스/드레인 이온 주입을 위해 상기 게이트 산화물은 제거된 후 새롭게 형성되어야 하는 산화물로 대체되어야 한다. 이러한 것은 추가의 습식 화학적 에칭 처리를 필요로 한다.
상기 마지막에 언급된 에칭은 폴리실리콘 게이트 에지 아래의 게이트 산화물 내에 중공(hollow) 그루브를 형성하며, 이것은 해당 수율로 게이트로부터 소오스/드레인 영역으로 불균일하고 제어하기에 어려운 변화 및 트랜지스터에 대한 신뢰성 위험을 생성한다. 세척과 산화 동작과 관련하여, 이같은 중공 그루브는 단지 공학적 처리에 대해 어렵게 제어될 수 있다. 특히 예를 들어 EEPROM 제조에 있어서, 제 2 폴리 실리콘층에 관하여 상부에 형성되는 절연 산화물의 절연 강도는 이러한 사실에 의해 불리하게 영향을 받는다.
게다가, DE 27 39 662 A1에는 MOS 트랜지스터 제조를 목적으로 산화를 방지하는 층으로 작용하는 층을 사용하여 실리콘층을 덮고, 상기 산화 방지층을 에칭하고 마스킹되지 않은 영역내의 폴리실리콘을 덮히지 않게 하여 마스크를 생성하기 위해 포토리소그래피로 상기 산화 방지층을 구조화하고, 국부적 산화에 의해 상기 덮혀 있지 않은 영역내의 폴리실리콘을 이산화 실리콘으로 변화시키는 것이 개시되었다.
본 발명은 비유동성 메모리 셀을 제조하기 위한 간단한 방법을 제공하는 것을 목적으로 한다.
상기 목적은 우선 트랜지스터를 제조하기 위한 전술한 방법의 단계들이 수행되고, 이어 남아있는 산화 방지층을 포함한 채로 추가의 폴리실리콘층이 제공되며; 필드 영역의 상부에 위치되어 캐패시터의 제 2 전극을 형성하기 위한 상기 추가의 폴리실리콘 영역을 덮는 방식으로 포토레지스트 마스크가 제공되고 구조화되며; 상기 캐패시터의 제 2 전극은 상기 마스킹되지 않은 영역의 제 2 폴리실리콘층을 에칭함으로써 형성되며; 필요하다면 나머지 제조 공정을 위해 요구되는 영역내의 상기 산화 방지막이 제거된다.
본 발명의 기본 개념은 폴리실리콘의 구조화, 즉 불필요한 폴리실리콘 영역의 제거가 종래의 에칭에 의해 달성되는 것이 아니라 이산화 실리콘으로의 변환에 의해 달성된다는 것이다. 본 발명의 장점은, 폴리실리콘 에지 아래에 게이트 산화물의 오버에칭 및 관련된 중공 그루브의 형성도 발생하지 않으며, 이의 결과로서 MOS 트랜지스터의 경우에 게이트 영역으로부터 소오스/드레인 영역으로 게이트 산화물의 균일한 변화가 제공된다는 것이다. 게다가, 폴리실리콘 측면 에지는 적어도 대략 폴리실리콘의 두께에 해당하는 두께를 갖는 균일하게 성장된 산화물내에 완전하게 내장된다. 이에 의해 예를 들어 EEPROM의 경우에서와 같이, 폴리실리콘 에지의 제한된 작용이 더 이상 존재하지 않기 때문에, 선택적인 상부 제 2 폴리 실리콘층에 대한 절연 강도는 단지 평면에 의해 결정되고, 이에 따라 처음에 제 1 폴리실리콘층에 대한 구조화 마스크로 동작하는 질화물층 또는 적절하다면, 상이한 유전체층의 두께 제어에 대해 용이하다.
더욱이, 본 발명은 MOS 트랜지스터의 경우에서 종래의 방법을 사용하여 존재하던 문제점을 방지함으로써, 게이트로부터 소오스/드레인 영역으로 게이트 에지에서 게이트 산화물 두께의 지시된 처리의 급격한 변화는 게이트 에지와 상기 소오스/드레인 영역 사이에서 국부적으로 높은 필드 강도를 야기한다. 오히려, 게이트 영역로부터 소오스/드레인 영역으로의 변화에서 게이트 산화물 두께의 안정적인 증가는 산화 처리에 의해 생성된다. 이것은 국부적 필도 강도 피크는 이러한 임계 영역에서 트랜지스터 파라미터의 증폭된 저하의 결과로서 방지된다. 트랜지스터 신뢰성은 이러한 방식, 특히, 예를 들어 EEPROM 응용에서 이러한 일반적인 높은 구동 전력에서 증가된다.
본 발명에 따른 산화에 의해 생성된 폴리실리콘 에지는 볼록한 형상을 가지므로, 이러한 볼록한 게이트 에지는 또한 국부 필드 강도 피크를 방지하는데 기여하고 이에 따라 더 나은 트랜지스터 신뢰성에 기여한다.
더욱, 본 발명은 충분하게 높은 소오스/드레인 영역의 항복 전압을 달성하며, 이것은 예를 들어 EEPROM 응용에서 매우 유용하다. 이에 따라, 예를 들어 소위 내장형 메모리의 제조와 같은 조합 공정에서, 일반적으로 시간상 뒤에 형성되는 낮은 전압 논리 트랜지스터의 소오스/드레인 영역이 독립적으로 생성되어 유전 강도에 대한 상당히 낮은 요구로 최적화되는 것이 가능하다. MOS 트랜지스터를 제조하는 데 있어서, 포토리소그래피 도중에 사용되는 포토레지스터 마스크를 제거하기 전에, 소오스/드레인 이온 주입은 덮혀 있지 않은 실리콘을 통해 이루어진다. 높은 항복 전압의 원인인 예를 들어, EEPROM 응용을 위한 소오스/드레인 확산의 작은도핑 경사도는, 전체 제조 과정의 시작 및 이산화 실리콘을 활성화시켜 그것을 실리콘 기판으로 이동시키는 폴리실리콘의 산화 이전에서 이온 주입이 상대적으로 발생한다는 점에 의존한다.
본 발명은 또한 폴리실리콘 경로 사이의 지시된 시스템 갭은 연속된 평면에서 평탄화 문제를 야기시키는 종래의 에칭 처리에서의 문제점을 방지한다. 상기 문제들은 단지 증착과 에치 백 및 또한 화학-기계적 연마에 의해 많은 경비로 해결될 수 있다. 반면에, 본 발명은 어떠한 경우에서도 사용되지 않고 제거되야 하는 위치의 폴리실리콘에서 형성되는 실리콘 산화물을 사용한 충진이 폴리실리콘 경로에 인접하여 존재하는 장점을 갖는다. 따라서 평탄화를 위한 부가적 방법 단계가 제거될 수 있다.
본 발명은 또한 종래의 에칭 처리의 문제점, 즉 폴리실리콘이 제거된 영역내의 필드 산화물상에서 필드 산화물의 두께를 얇게 하여 필드 산화물내의 절연 특성의 감소에 해당하는 문제점을 극복한다. 이어 이러한 손실은 필드 도핑의 증가에 의해 보장되어야 하지만, Locos 에지에서의 도핑 경사도의 증가를 야기시키는 것에 기인하여, 예를 들어 항복 특성 및 협폭 특성과 같은 트랜지스터 특성에 불리한 영향을 미칠 수 있다. 이와 반대로, 본 발명은 필드 영역에서 조차, 요구되지 않은 폴리실리콘이 산화물로 변화되어, 결과적으로 필드 산화물의 두께가 해당 양만큼 증가된다는 장점을 갖는다. 이러한 두께의 증가는 원래의 폴리실리콘 두께에 해당한다. 적절하다면, 예를 들어 금속화층, 또는 가능한 제 2 폴리실리콘 평면과 같은 상부 평면에 대한 기생 필드 산화물 트랜지스터의 쓰레숄드 전압을 증가시킨다.
바람직한 설계는 적어도 하나의 질화물층을 갖는 산화 방지층을 포함한다. 산화물-질화물(ON) 샌드위치 또는 산화물-질화물-산화물 샌드위치층(ONO층) 또는 질화 산화물층과 같은 질화물층을 형성함으로써 특히 양호한 결과가 얻어진다. 이러한 모든 마스크층은 매우 얇기 때문에, 간단한 습식-화학 약품을 사용하여 허용가능한 크기 손실로 이들을 에칭하는 것이 가능하다.
본 발명은 도면에 도시된 실시예를 사용하여 아래에서 상세히 설명된다.
본 발명은 유전체 상의 실리콘층 전체 영역에서 시작하여, 집적 회로 내에 비휘발성 메모리 셀을 제조하기 위한 방법에 관한 것이다.
도 1 내지 도 5는 각각 EEPROM 메모리 셀과 같은 트랜지스터 및 캐패시터의 제조에 있어서의 방법적 단계를 도식적으로 도시한 도면.
실리콘 기판(1) 상에, 필드 산화물 사이와 소오스/드레인 영역에 실리콘 산화물층(2)이 위치된다.
도 1에 따라, 폴리 실리콘층(poly1, 3)은 실리콘 산화물층(2)상에 형성된다. 상기 폴리실리콘층에 산화물-질화물층(4)과 그에 이어 포토레지스터 마스크(5)가 제공된다. 포토레지스트 마스크(5)는 원하는 폴리실리콘 구조에 대응하며, 소오스/드레인 영역을 개방 상태로 남겨둔다. 산화물-질화물층(4)이 레지스트-개방 위치에서 에칭 처리에 의해 제거되어, 결과적으로, 폴리실리콘층(3)이 이러한 위치에서는 덮히지 않게 된다.
에칭에 이어 즉시 그리고 포토레지스트 마스크(5)가 유지된 채, 도 2에 따라, 예를 들어 도시된 인을 사용하여 덮혀 있지 않은 폴리실리콘층(3)을 통해 소오스/드레인 영역의 이온주입이 수행된다.
연속적으로, 포토레지스트 마스크(5)의 제거 이후에, 도 3에 따라, 덮혀 있지 않은 폴리실리콘은 대응적으로 선택된 온도/가스 조건의 열적 산화에 의해 이산화 실리콘으로 변화되며, 마스크로서 동작하는 도 1에 따라 제조된 상기 구조의 산화물-질화물 층(4)은 마스크로서 동작한다. 산화의 종료시, 형성된 폴리실리콘 에지는 볼록한 형상을 갖는다. 게다가, 산화 동안, 주입된 엘리먼트(6)가 활성화되어 상기 실리콘 기판(1)으로 이동한다. 산화의 종료 이후, 폴리실리콘 구조물 사이의 사이 간격은 열적 이산화 실리콘으로 충진되며, 상기 원래 제공된 폴리실리콘은 이때 완전히 산화된다.
필드 영역(8)의 상부에서 조차, 사용되지 않은 폴리실리콘은 이산화 실리콘(7)으로 변하며, 결과적으로, 필드 산화물의 두께는 그 위치에서 원래 폴리실리콘 두께에 해당하는 양 보다 다소 많게 증가한다. 더욱, 산화물-질화물-산화물 샌드위치(9)는 질화물층의 표면 산화에 의해 산화물-질화물층(4)으로부터 생성된다.
도 4에 따르면, 제 1 및 제 2 폴리실리콘층(3,10) 사이에 캐패시턴스를 제조하기 위해 제 2 폴리실리콘(10)을 제공함으로써 제조 공정은 계속된다. 추가의 포토레지스터 마스크(11)가 이러한 캐패시터 영역의 상부에 제공되어 형성된다. 상기 포토레지스트 마스크(11)는 바람직한 캐패시턴스의 상부 전극으로서 제 2 폴리실리콘층(10)을 제조하는데 사용된다. 이러한 접속에 있어서, 도 4는 항복 필드 강도는 단지 평면의 ONO 층(9)의 특성에 의해 결정된다는 것을 도시한다. 더욱이,활성 영역의 외부에서는, 유효한 필드 산화물의 두께가 이러한 필드 산화물의 두께만큼 증가된다.
본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.
Claims (6)
- 실리콘층 전체 영역에서 시작하여, 집적 회로내에 트랜지스터와 캐패시터를 갖춘 비휘발성 메모리 셀을 제조하기 위한 방법에 있어서,상기 실리콘층은 산화 방지층으로 덮히며;상기 산화 방지층을 에칭하고 마스킹되지 않은 영역의 폴리실리콘을 덮히지 않도록 하여 트랜지스터의 게이트 영역과 필드 영역을 덮는 마스크를 형성하도록 상기 산화 방지층이 포토리소그래피에 의해 형성되고, 상기 방식으로 상기 필드 영역 상부에 남아있는 상기 산화 보호층이 유전체층을 형성하고 하부 폴리 실리콘이 상기 캐패시터의 제 1 전극을 형성하며;상기 산화 방지층으로 덮혀 있지 않은 영역의 폴리실리콘은 국부적 산화에 의해 이산화 실리콘으로 변화되며;상기 남아있는 산화 방지층을 포함하여 추가의 폴리실리콘이 제공되며;상기 필드 영역의 상부에 위치되어 상기 캐패시터의 제 2 전극을 형성하기 위한 추가의 폴리실리콘의 영역을 덮는 방식으로 포토레지스트 마스크가 제공 및 구조화되며;상기 캐패시터의 제 2 전극은 마스킹되지 않은 영역의 제 2 폴리실리콘 층을 에칭하므로써 형성되며;필요하다면 나머지 제조 공정에서 요구되지 않는 영역에서의 상기 산화 방지층은 제거하는 것을 특징으로 하는 비휘발성 메모리 셀 제조 방법.
- 제 1 항에 있어서, 상기 폴리실리콘의 변화는 열적 산화에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀을 제조하기 위한 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 산화 방지층은 적어도 하나의 질화물층을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀을 제조하기 위한 방법.
- 제 3 항에 있어서, 상기 질화물층은 옥시질화물 또는 산화물-질화물 샌드위치 또는 산화물-질화물-산화물로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀을 제조하기 위한 방법.
- 제 1 항 또는 제 2 항에 있어서, MOS 트랜지스터의 제조의 경우에 포토리소그래피 동안 사용되는 포토마스크를 제거하기 이전에, 덮혀있지 않은 실리콘을 통해 소오스/드레인 이온 주입이 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀을 제조하기 위한 방법.
- 제 5 항에 있어서, 상기 폴리실리콘의 이산화 실리콘으로의 변화는 상기 소오스/드레인 영역과 또한 필드 산화물 영역에서 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀을 제조하기 위한 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19528991.9 | 1995-08-07 | ||
DE19528991A DE19528991C2 (de) | 1995-08-07 | 1995-08-07 | Herstellungsverfahren für eine nichtflüchtige Speicherzelle |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990036305A KR19990036305A (ko) | 1999-05-25 |
KR100400531B1 true KR100400531B1 (ko) | 2003-11-15 |
Family
ID=7768896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-1998-0700973A KR100400531B1 (ko) | 1995-08-07 | 1996-08-07 | 비휘발성메모리셀의제조방법 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6291287B1 (ko) |
EP (1) | EP0843891B1 (ko) |
JP (1) | JPH11510320A (ko) |
KR (1) | KR100400531B1 (ko) |
DE (2) | DE19528991C2 (ko) |
WO (1) | WO1997006559A2 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6432791B1 (en) * | 1999-04-14 | 2002-08-13 | Texas Instruments Incorporated | Integrated circuit capacitor and method |
US6787840B1 (en) * | 2000-01-27 | 2004-09-07 | Advanced Micro Devices, Inc. | Nitridated tunnel oxide barriers for flash memory technology circuitry |
DE10238590B4 (de) * | 2002-08-22 | 2007-02-15 | Infineon Technologies Ag | Verfahren zur Erzeugung einer Struktur auf einem Substrat |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3933220A (en) * | 1974-05-17 | 1976-01-20 | Swager William E | Climbing device |
DE2739662A1 (de) * | 1977-09-02 | 1979-03-08 | Siemens Ag | Verfahren zur herstellung von mos-transistoren |
US5109258A (en) * | 1980-05-07 | 1992-04-28 | Texas Instruments Incorporated | Memory cell made by selective oxidation of polysilicon |
JPS5742169A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Production of semiconductor device |
US4445266A (en) * | 1981-08-07 | 1984-05-01 | Mostek Corporation | MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance |
US4400867A (en) * | 1982-04-26 | 1983-08-30 | Bell Telephone Laboratories, Incorporated | High conductivity metallization for semiconductor integrated circuits |
US4490193A (en) * | 1983-09-29 | 1984-12-25 | International Business Machines Corporation | Method for making diffusions into a substrate and electrical connections thereto using rare earth boride materials |
US4837176A (en) * | 1987-01-30 | 1989-06-06 | Motorola Inc. | Integrated circuit structures having polycrystalline electrode contacts and process |
IT1208646B (it) * | 1987-06-11 | 1989-07-10 | Sgs Mocroelettronica S P A | Fasi di mascherature. procedimento per la fabbricazione di condensatori in processi cmos e nmos con riduzione del numero di |
US4927780A (en) * | 1989-10-02 | 1990-05-22 | Motorola, Inc. | Encapsulation method for localized oxidation of silicon |
US5151378A (en) * | 1991-06-18 | 1992-09-29 | National Semiconductor Corporation | Self-aligned planar monolithic integrated circuit vertical transistor process |
US5393686A (en) * | 1994-08-29 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of forming gate oxide by TLC gettering clean |
US5786263A (en) * | 1995-04-04 | 1998-07-28 | Motorola, Inc. | Method for forming a trench isolation structure in an integrated circuit |
US5866453A (en) * | 1995-09-14 | 1999-02-02 | Micron Technology, Inc. | Etch process for aligning a capacitor structure and an adjacent contact corridor |
US5895250A (en) * | 1998-06-11 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory |
-
1995
- 1995-08-07 DE DE19528991A patent/DE19528991C2/de not_active Expired - Fee Related
-
1996
- 1996-08-07 WO PCT/DE1996/001477 patent/WO1997006559A2/de active IP Right Grant
- 1996-08-07 EP EP96934341A patent/EP0843891B1/de not_active Expired - Lifetime
- 1996-08-07 KR KR10-1998-0700973A patent/KR100400531B1/ko not_active IP Right Cessation
- 1996-08-07 JP JP9508026A patent/JPH11510320A/ja active Pending
- 1996-08-07 DE DE59609433T patent/DE59609433D1/de not_active Expired - Lifetime
-
1998
- 1998-02-09 US US09/020,872 patent/US6291287B1/en not_active Ceased
-
2004
- 2004-11-29 US US11/000,495 patent/USRE40275E1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE19528991A1 (de) | 1997-06-19 |
DE19528991C2 (de) | 2002-05-16 |
JPH11510320A (ja) | 1999-09-07 |
EP0843891B1 (de) | 2002-07-10 |
WO1997006559A3 (de) | 1997-03-20 |
US6291287B1 (en) | 2001-09-18 |
WO1997006559A2 (de) | 1997-02-20 |
EP0843891A2 (de) | 1998-05-27 |
USRE40275E1 (en) | 2008-04-29 |
DE59609433D1 (de) | 2002-08-14 |
KR19990036305A (ko) | 1999-05-25 |
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---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20150911 Year of fee payment: 13 |
|
EXPY | Expiration of term |