KR100398621B1 - 반도체소자의 게이트산화막 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 게이트 산화막 제조방법에 관한 것으로서, 웨이퍼의 열산화 공정시 일차로 N2/O2분위기에서 자연산화막을 성장시킨 후, N2분위기로 주산화 온도까지 상승시키고, 흐름량이 N2〉O2〉DCE 로서 희석된 N2/O2/DCE 분위기에서 주산화를 실시하여 양질의 초박형 게이트 산화막을 형성한 후, 다시 N2분위기에서 온도를 내려 고온에서 박막의 두께 조절이 용이한 초박형 게이트 산화막을 얻었으므로, 양호한 계면 및 결함이 제거된 상태로 재현성 있게 게이트 산화막을 형성할 수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 게이트산화막 제조방법
본 발명은 반도체소자의 게이트산화막 제조방법에 관한 것으로서, 특히 모스전계효과트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 산화막을 고온에서 균일하게 형성하여 양호한 막질을 갖도록 재현성 있게 형성하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 게이트산화막 제조방법에 관한 것이다.
일반적으로 MOS FET의 게이트 절연막은 반도체기판과 게이트전극을 중계하는 역할로서 반도체기판 및 상기 게이트전극의 사이에 위치하며, 상기 게이트 절연막은 게이트전극으로 주로 사용되는 다결정 실리콘층과의 계면 상태가 가장 양호한 산화막(SiO2)을 주로 사용한다.
상기의 게이트 절연막은 실리콘 웨이퍼인 반도체기판의 열산화에 의해 형성되는 단층 열산화막을 사용하게 되는데, 열산화막 제조 공정이 간단하고 전기적 특성이 우수하나, 소자의 고집적화에 따른 디자인 룰(Design rule) 감소에 따라 게이트 절연막의 두께도 따라 감소되어 1G DRAM에서 사용되어지는 게이트산화막의 두께가 50∼60Å 정도로 얇아짐에 따라 산화막내에 핀홀(pin hole)이나 미세 결함(microdefects)등에 의해 특성이 열화되고, 단층 열산화막의 특성상 반도체기판에 존재하는 응력이나 표면 거칠기 및 곡면(curvature) 등의 영향을 더욱 민감하게 받게 된다.
일반적으로 산화막은 고온에서 성장된 박막이 절연 특성이나 계면 특성이 우수한 것으로 알려져 있으나, 고온 산화 공정은 미세한 두께 조절이 어려워 1GDRAM급 이상에 사용되는 초박형 산화막은 두께 조절을 용이하게 하기 위하여 700∼900℃ 정도의 비교적 저온에서 산화막을 성장시킨다.
상기와 같은 저온 성장되는 산화막은 절연성이나 계면 특성이 떨어지고, 결함을 다량 포함하여 누설전류 증가등과 같은 소자의 특성을 떨어뜨리는 문제점이 있다.
또한 열산화를 위한 열산화 튜브 공정시 주산화 단계까지 도달하는 온도 상승 과정에서 대기중에 있는 산소에 노출되고, 주산화전까지의 N2/O2분위기에 노출되어 고온까지 올라가므로 그 과정에서 특성이 열악한 산화막이 성장되어 소자의 동작 특성을 떨어뜨리는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 열산화 튜브 공정시 웨이퍼 로딩후 N2/O2분위기에 일정두께의 자연산화막을 성장시키고, 온도상승 시기에는 N2분위기를 유지하며, 주산화 공정시에는 N2를 O2보다 큰 유량으로 흘려주어 희석된 분위기에서 주산화가 이루어지게 하여 균일한 초박형 산화막을 형성하여 소자의 동작 특성을 향상시킬 수 있는 반도체소자의 게이트 산화막 제조방법을 제공함에 있다.
도 1은 본 발명에 따른 반도체소자의 게이트 산화막 제조 흐름도.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트 산화막 제조방법의 특징은,
반도체 웨이퍼를 N2/O2분위기의 열산화 튜브에 탑재하는 공정과,
상기 웨이퍼상에 N2/O2분위기에서 자연산화막을 성장시키는 공정과,
상기 열산화 튜브를 N2분위기에서 주산화 온도까지 상승시키는 공정과,
상기 열산화 튜브를 흐름량이 N2〉O2〉DCE 로서 희석된 N2/O2/DCE 분위기에서 주산화를 실시하여 게이트 산화막을 형성하는 공정과,
상기 열산화 튜브를 N2분위기에서 온도를 내리는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 게이트 산화막 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체소자의 게이트 산화막 제조 흐름도로서, 게이트 산화막을 형성하고자 하는 실리콘 웨이퍼를 소정조건, 예를들어 600∼700℃ 정도 온도 및 N2/O2분위기의 열산화 튜브에 탑재하고, 지속적인 N2/O2분위기를 유지하여 10∼20Å 정도 두께의 자연산화막을 웨이퍼 상에 형성하고, 주산화 온도, 예를들어 1000∼1100℃ 정도 온도까지 1∼5℃/분의 속도로 상승시키는 동안에는 N220∼45slpm 유량의 분위기를 유지하며, 주산화 공정시에는 N2/O2/DCE(dicloroethchyl;C2H2Cl2) 가스 분위기를 유지하되, 흐름량을 N2〉O2〉DCE가 되도록 하며, 예를들어 각각을 6∼12slpm, 2∼8slpm 및 0.1∼2slpm 정도로 조절하여 산소가 희석된 분위기에서 주열산화를 실시하면 산화막의 성장 속도가 낮아져 적은 두께, 예를들어 40∼100Å 정도 두께의 의 초박형 게이트산화막을 양호한 특성, 예를들어 절연특성이나 결함방지등의 특성을 갖도록 형성한 후, 다시 N2분위기에서 2∼20분간 열처리하고, N2분위기에서 온도를 700∼900℃ 정도까지 온도를 낯추어 웨이퍼를 언로딩한다.
상기에서 자연산화막은 고온의 주산화 공정시 양호한 막질로 변화된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 게이트 산화막 제조방법은 웨이퍼의 열산화 공정시 일차로 N2/O2분위기에서 자연산화막을 성장시킨후, N2분위기로 주산화 온도까지 상승시키고, 흐름량이 N2〉O2〉DCE 로서 희석된 N2/O2/DCE 분위기에서 주산화를 실시하여 양질의 초박형 게이트 산화막을 형성한후,다시 N2분위기에서 온도를 내려 고온에서 박막의 두께 조절이 용이한 초박형 게이트 산화막을 얻었으므로, 양호한 계면 및 결함이 제거된 상태로 재현성 있게 게이트 산화막을 형성할 수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (9)

  1. 반도체 웨이퍼를 N2/O2분위기의 열산화 튜브에 탑재하는 공정과,
    상기 웨이퍼상에 N2/O2분위기에서 자연산화막을 성장시키는 공정과,
    상기 열산화 튜브를 N2분위기에서 주산화 온도까지 상승시키는 공정과,
    상기 열산화 튜브를 흐름량이 N2〉O2〉DCE 로서 희석된 N2/O2/DCE 분위기에서 주산화를 실시하여 게이트 산화막을 형성하는 공정과,
    상기 열산화 튜브를 N2분위기에서 온도를 내리는 공정을 구비하는 반도체소자의 게이트 산화막 제조방법.
  2. 제 1 항에 있어서, 상기 반도체 웨이퍼가 열산화 튜브에 탑재되는 초기 온도가 600∼700℃ 인 것을 특징으로 하는 반도체소자의 게이트 산화막 제조방법.
  3. 제 1 항에 있어서, 상기 자연산화막을 10∼20Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트 산화막 제조방법.
  4. 제 1 항에 있어서, 상기 주산화 온도까지의 온도 상승을 1∼5℃/분의 속도로 N220∼45slpm 유량을 유지하며 실시하는 것을 특징으로하는 반도체소자의 게이트절연막 제조방법.
  5. 제 1 항에 있어서, 상기 주산화 온도가 1000∼1100℃ 인 것을 특징으로 하는 반도체소자의 게이트 산화막 제조방법.
  6. 제 1 항에 있어서, 상기 주산화 공정시 N2/O2/DCE 각각의 흐름량을 N2〉O2〉DCE 에서 각각을 6∼12slpm, 2∼8slpm 및 0.1∼2slpm 흐름량으로 형성하는 것을 특징으로하는 반도체소자의 게이트 절연막 제조방법.
  7. 제 1 항에 있어서, 상기 게이트 산화막을 40∼100Å 두께로 형성하는 것을 특징으로하는 반도체소자의 게이트 절연막 제조방법.
  8. 제 1 항에 있어서, 상기 주산화 공정후 N2분위기에서 2∼20분간 열처리하는 공정을 구비하는 것을 특징으로하는 반도체소자의 게이트 절연막 제조방법.
  9. 제 1 항에 있어서, 상기 주산화 후의 온도 하강을 700∼900℃ 정도까지 온도를 낮추어 웨이퍼를 언로딩시키는 것을 특징으로하는 반도체소자의 게이트 산화막 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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US5288662A (en) * 1992-06-15 1994-02-22 Air Products And Chemicals, Inc. Low ozone depleting organic chlorides for use during silicon oxidation and furnace tube cleaning
JPH06163534A (ja) * 1992-11-18 1994-06-10 Matsushita Electron Corp 半導体装置の製造方法
US5827769A (en) * 1996-11-20 1998-10-27 Intel Corporation Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode

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