KR100250639B1 - 반도체 기판상에의 산화막 제조방법 - Google Patents

반도체 기판상에의 산화막 제조방법 Download PDF

Info

Publication number
KR100250639B1
KR100250639B1 KR1019970013317A KR19970013317A KR100250639B1 KR 100250639 B1 KR100250639 B1 KR 100250639B1 KR 1019970013317 A KR1019970013317 A KR 1019970013317A KR 19970013317 A KR19970013317 A KR 19970013317A KR 100250639 B1 KR100250639 B1 KR 100250639B1
Authority
KR
South Korea
Prior art keywords
temperature
process chamber
oxide film
wafer
boat
Prior art date
Application number
KR1019970013317A
Other languages
English (en)
Other versions
KR19980076562A (ko
Inventor
홍지훈
구본영
이재동
홍경훈
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970013317A priority Critical patent/KR100250639B1/ko
Publication of KR19980076562A publication Critical patent/KR19980076562A/ko
Application granted granted Critical
Publication of KR100250639B1 publication Critical patent/KR100250639B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 기판 상에의 산화막 제조방법에 관한 것이다.
본 발명에 따른 산화막 제조방법은, 웨이퍼가 적재된 보트를 공정챔버에 로딩시킨 후 대기하는 보트로딩 및 대기단계, 상기 공정챔버의 내부온도를 일정온도까지 상승시키는 온도상승단계, 상기 웨이퍼 상에 산화막을 형성하는 산화막형성단계, 상기 공정챔버의 내부온도를 상기 보트로딩 및 대기단계가 진행되는 온도까지 하강하는 온도하강단계가 구비되는 반도체 기판 상에의 산화막 제조방법에 있어서, 상기 온도하강단계는 분당 55 내지 65 ℃의 비율로 상기 공정챔버의 온도를 600 내지 700 ℃로 하강시키는 제 1 온도하강단계 및 분당 1 내지 5 ℃로 상기 공정챔버의 온도를 150 내지 450 ℃로 하강시키는 제 2 온도하강단계로 구분되어 진행되고, 상기 제 1 온도하강단계와 제 2 온도하강단계 사이에 상기 보트를 공정챔버 외부로 언로딩시키는 보트 언로딩 단계가 수행되는 것을 특징으로 한다.
따라서, 산화막의 질을 향상시켜 완성된 반도체장치의 수율을 향상시킬 수 있고, 산화공정 전체시간을 단축시킬 수 있는 효과가 있다.

Description

반도체 기판 상에의 산화막 제조방법{Method for forming oxidation film on the wafer}
본 발명은 반도체 기판 상에의 산화막 제조방법에 관한 것으로서, 보다 상세하게는 반도체 기판으로서의 웨이퍼 상에 형성된 산화막 형성 공정중의 저온 어닐링(Annealing)을 억제함으로써 양질의 산화막을 형성할 수 있는 반도체 기판 상에의 산화막 제조방법에 관한 것이다.
통상, 반도체 기판 상에 반도체장치를 제조하는 공정중에 외부의 불순물이 침입하는 것을 방지하고, 이온주입공정이나 확산공정에서의 마스크(Mask) 역할을 수행하고, 전기적인 부도체로 작용하는 산화막을 형성하는 공정이 진행되고 있다.
상기 산화막은, 최근에 요구되는 고신뢰성을 가지며, 고속으로 동작하는 반면에 저전력을 소모하는 고집적화된 반도체장치의 목적을 달성하기 위하여 박막성, 균질성 등이 요구되고 있으며, 상기 산화막 형성공정이 진행되는 산화막 공정설비는 짧은 시간에 많은 웨이퍼들에 대한 산화공정을 수행할 수 있는 생산성이 요구된다.
이에 따라, 우수한 박막성과 균질성을 갖는 산화막의 형성을 위하여 산화막이 형성될 웨이퍼가 담긴 보트를 공정챔버로 로딩하고, 약 650 ℃ 정도의 온도에서 일정시간동안 대기시키는 대기단계와 약 1,000 ℃ 정도의 온도에서 산화막을 형성시키는 산화단계를 포함하는 산화방법이 제안되었다.
그러나, 전술한 방법은 대기단계에서의 약 650 ℃ 정도의 예열과 산화단계에서의 약 1,000 ℃ 정도의 열을 가하기 위한 소위 '칸탈(Kantal)' 재질의 히터(Heater)가 저온과 고온간의 온도변화가 극심하여 히터의 수명이 단축되고, 예열을 포함한 가열시간의 증대로 공정소요시간이 많이 소요되어 수율이 낮아지며, 웨이퍼가 적재된 보트(Boat)가 공정챔버 내부로 로딩(Loading) 및 언로딩(Unloading) 될 때 공정챔버와 연결된 셔터(Shutter)의 개방에 의하여 상기 공정챔버 내부의 고열이 외부로 방출되어 공정챔버 주변부에 설치된 열에 민감한 센서 등의 부품에 충격을 주는 등의 여러가지 문제점이 발생하였다.
따라서, 산화막이 형성될 웨이퍼가 담긴 보트를 공정챔버 내부로 로딩하고, 약 400 ℃ 정도의 온도에서 일정시간동안 대기시키는 대기단계와 약 950 ℃ 정도의 온도에서 산화막을 형성시키고, 종래의 방법과 비교하여 약 2시간 30분 내지 3시간 정도의 공정시간을 단축시킬 수 있고, 몰리브덴(Mo) 재질의 코일이 내재된 히터가 구비되고, 보트가 로딩 및 언로딩될 때, 개폐동작을 수행하는 공정챔버의 셔터가 필요하지 않아 하나의 공정챔버에 두개의 보트를 교대로 신속하게 진행할 수 있는 등의 장점을 가지고 있는 FTPS(Fast Thermal Process System)를 이용하는 방법이 다시 제안되었다.
도1은 종래의 FTPS를 이용하는 방법에 의한 산화막 제조방법을 설명하기 위한 그래프이다.
도1을 참조하면, 웨이퍼가 적재된 보트(Boat)를 공정챔버에 로딩하고, 약 400 ℃ 정도의 온도가 유지되고, 질소(N2)가스가 공급되는 상태의 공정챔버 내부에서 일정시간동안 대기하는 보트로딩 및 대기단계를 진행한다.
다음으로, 질소(N2)가스가 공급되고, 약 400 ℃ 정도의 온도가 유지되는 공정챔버의 온도를 약 78 분동안 분(Minute)당 약 7 ℃ 정도 상승시켜 약 950 ℃로 유지하는 온도상승단계를 수행한다.
계속해서, 공정챔버 내부로 공급되던 질소가스의 공급을 중단하고 산소(O2)가스를 공급하며, 약 20 분동안 950 ℃ 정도의 공정챔버 내부에서 웨이퍼 상에 약 100 Å 이하의 얇은 산화막을 형성하는 산화막형성단계를 수행한다.
이어서, 공정챔버 내부로 공급되던 산소가스의 공급을 중단하고 다시 질소가스를 공급하며, 약 183 분동안 분당 약 3 ℃ 정도로 공정챔버의 온도를 하강시켜 약 400 ℃ 로 유지하는 온도하강단계를 수행한다.
마지막으로, 산화막 형성공정이 진행된 웨이퍼가 적재된 보트를 400℃의 공정챔버 외부로 언로딩시킨 후, 공정과정에 소정의 열을 받은 보트에 적재된 상기 웨이퍼를 쿨링(Cooling)시키는 보트 언로딩 및 쿨링단계를 수행한다.
그런데, 전술한 FTPS를 이용하여 웨이퍼 상에 형성된 산화막의 특성을 평가하는 분석공정을 진행하면 DIT(Density of Interface Traps)수치가 높게 나타나는 문제점이 있었다. 상기 DIT수치는 완성된 반도체장치의 수율을 직접적으로 평가할 수 있는 TDDB(Time Dependent Dielectric Breakdown)와 상관관계를 나타내며, 상기 DIT수치는 산화막이 형성된 웨이퍼 상에 커패시터를 형성한 후 일정전압을 가하여 항복전압(Breakdown voltage)을 측정함으로써 측정되어 상기 산화막 계면의 화학적 결합(Chemical Bonding)구조를 분석할 수 있으며, 상기 DIT수치가 높을수록 막질의 특성은 저하되어 수율이 감소된다.
또한, 라이프타임이 짧게 나타나 막질 특성이 양호하지 못한 문제점이 발생하였다. 상기 라이프타임은 산화막이 형성된 웨이퍼 상에 불순물 즉 캐리어(Carrier)를 주입하여 측정되며, 상기 라이프타임은 이상적인 완전결정에서는 약간 길게 나타나며, 실제의 결정에서는 결정 내의 불순물, 이온 격자결함, 표면의 찌그러짐 등의 결정의 불완전성 요인에 의해서 캐리어가 재결합하여 소멸되기 때문에 짧게 나타난다.
전술한 바와 같은 문제점은 산화공정이 진행된 공정챔버의 내부온도가 950 ℃에서 400℃로 하강하는 동안 산화막이 형성된 웨이퍼가 공정챔버에서 대기하며 저온 어닐링(Annealing)공정이 수행되어 웨이퍼 상에 형성된 산화막의 질(Quality)이 떨어지기 때문이다.
본 발명의 목적은, 온도하강단계에서 웨이퍼 상에 저온 어닐링공정이 수행되어 산화막의 질이 떨어지는 것을 방지하는 반도체 기판 상에의 산화막 제조방법을 제공하는 데 있다.
도1은 종래의 반도체 기판 상에의 산화막 제조를 위한 온도프로파일을 나타내는 그래프이다.
도2는 본 발명에 따른 반도체 기판 상에의 산화막 제조를 위한 온도프로파일의 일 실시예를 나타내는 그래프이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기판 상에의 산화막 제조방법은, 다수의 웨이퍼가 적재된 보트를 350 내지 450 ℃의 공정챔버에 로딩시킨 후, 일정시간 대기하는 보트로딩 및 대기단계, 상기 공정챔버의 내부온도를 분당 90 내지 110 ℃의 비율로 상승시켜 850 내지 1050 ℃로 유지하는 온도상승단계, 상기 850 내지 1050 ℃의 공정챔버 내부에서 상기 웨이퍼 상에 산화막을 형성하는 산화막형성단계, 상기 공정챔버의 내부온도를 상기 보트로딩 및 대기단계가 진행되는 온도까지 일정비율로 하강하는 온도하강단계가 구비되는 반도체 기판 상에의 산화막 제조방법에 있어서, 상기 온도하강단계는 분당 55 내지 65 ℃의 비율로 상기 공정챔버의 온도를 600 내지 700 ℃로 하강시키는 제 1 온도하강단계 및 분당 1 내지 5 ℃로 상기 공정챔버의 온도를 150 내지 450 ℃로 하강시키는 제 2 온도하강단계로 구분되어 진행되고, 상기 제 1 온도하강단계와 제 2 온도하강단계 사이에 상기 웨이퍼가 적재된 보트를 상기 공정챔버 외부로 언로딩시키는 보트 언로딩 단계가 수행되는 것을 특징으로 한다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도2는 본 발명의 일실시예에 따라 FTPS를 이용하여 산화막을 형성하는 방법을 설명하기 위한 그래프이다.
도2를 참조하면, 산화막이 형성될 웨이퍼가 적재된 보트를 공정챔버에 로딩하고, 350 ℃ 내지 450 ℃ 바람직하게는 약 400 ℃ 정도의 온도가 유지되고, 일정량의 질소가스가 공급되는 상태의 공정챔버 내부에서 일정시간동안 대기하는 보트로딩 및 대기단계를 수행한다.
다음으로, 질소가스가 공급되는 공정챔버의 내부온도를 분당 90 ℃ 내지 110 ℃ 정도 바람직하게는 100 ℃ 정도로 급상승시켜 850 ℃ 내지 1050 ℃ 정도, 바람직하게는 약 950 ℃ 정도로 유지하는 온도상승단계를 수행한다.
이어서, 공정챔버 내부로 공급되던 질소가스의 공급을 중단하고 산소가스를 공급하며 약 20 분동안 약 950 ℃ 정도의 공정챔버 내부에서 웨이퍼 상에 약 100 Å 이하의 극히 얇은 산화막을 형성하는 산화막형성단계를 진행한다.
계속해서, 공정챔버 내부로 공급되던 산소가스의 공급을 중단하고 다시 질소가스를 공급하며, 공정챔버 내부의 온도를 분당 55 내지 65 ℃ 정도로, 바람직하게는 분당 60 ℃ 정도로 하강시켜 600 내지 700 ℃, 바람직하게는 650 ℃로 하강시키는 제 1 온도하강단계를 진행한다.
다음으로, 산화막 형성공정이 진행된 웨이퍼가 적재된 보트를 650 ℃의 공정챔버 내부에서 외부로 언로딩시킨 후, 산화막 형성공정에 의해서 가열된 상기 보트에 적재된 웨이퍼의 온도를 쿨링시키는 보트 언로딩단계가 진행된다. 여기서 상기 웨이퍼가 650 ℃에서 공정챔버 외부로 언로딩됨으로써 종래와 같이 산화막이 형성된 웨이퍼가 650℃ 이하의 온도에서 저온 어닐링이 수행되어 산화막의 질이 떨어지는 것이 방지된다.
그리고, 상기 보트 언로딩단계가 수행되는 동안 질소가스가 공급되는 공정챔버의 내부온도를 분당 1 내지 5 ℃ 정도, 바람직하게는 3 ℃ 정도로 하강시켜 350 내지 450 ℃, 바람직하게는 400 ℃ 정도 유지하는 제 2 온도하강단계를 진행한다. 여기서 상기 보트 언로딩단계와 제 2 온도하강단계가 동시에 수행됨으로써 종래와 비교하여 약 35 분의 공정시간을 단축시킬 수 있다.
마지막으로, 상기 제 2 온도하강단계가 진행됨에 따라 약 400 ℃ 정도의 온도가 형성된 공정챔버는 다음 런(Run)의 진행이 준비된다.
전술한 바와 같이 본 발명에 따라 공정챔버 내부에서 약 70 Å 정도의 두께를 가지는 산화막이 형성된 다수의 웨이퍼가 적재된 보트를 약 650 ℃ 정도의 공정챔버 내부에서 상기 공정챔버 외부로 언로딩시키는 보트 언로딩단계를 수행한 후, 산화막의 특성을 분석한 결과와, 비교예로서 공정챔버 내부에서 약 70 Å 정도의 두께를 가지는 산화막이 형성된 다수의 웨이퍼가 적재된 보트를 약 400 ℃와 약 530 ℃ 정도의 공정챔버 내부에서 상기 공정챔버 외부로 언로딩시키는 보트 언로딩단계를 수행한 후, 산화막의 특성을 비교한 결과를 하기 표1에 나타내었다.
400 ℃ 530 ℃ 650 ℃
DIT(㎝-2eV-1) Ts(㎲) DIT(㎝-2eV-1) Ts(㎲) DIT(㎝-2eV-1) Ts(㎲)
2.39×1011 80 2.13×1011 288 0.84×1011 347
2.06×1011 78 1.82×1011 166 1.2×1011 295
2.21×1011 83 1.6×1011 123 1.22×1011 287
2.29×1011 83 1.52×1011 144 1.13×1011 314
2.31×1011 83 1.71×1011 303 0.66×1011 351
2.29×1011 80 1.89×1011 307 0.71×1011 368
2.42×1011 81 1.71×1011 155 1.21×1011 304
2.56×1011 83 2.82×1011 185 1.22×1011 296
2.58×1011 82 3.32×1011 285 0.97×1011 330
따라서, 표1에 나타난 바와 같이 완성된 반도체장치의 수율을 직접적으로 평가할 수 있는 TDDB 와의 상관관계를 나타내는 DIT 측정 및 라이프 타임(Life time : Ts)측정을 하였을 경우, 약 650 ℃ 정도의 공정챔버 내부에서 상기 공정챔버 외부로 언로딩된 웨이퍼 상에 형성된 산화막의 특성이 가장 우수함을 알 수 있다.
따라서, 본 발명에 의하면 산화막 형성 공정중의 저온 어닐링을 억제함으로써 웨이퍼 상에 양질의 산화막을 형성하여 후속되는 공정에 의해서 형성되는 반도체장치의 수율을 향상시킬 수 있고, 보트 언로딩 단계와 제 2 온도하강단계를 동시에 수행함으로써 종래와 비교하여 약 35 분의 공정시간을 단축시킬 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에
속함은 당연한 것이다.

Claims (11)

  1. (정정) 다수의 웨이퍼가 적재된 보트를 350 내지 450 ℃의 공정챔버에 로딩시킨 후, 일정시간 대기하는 보트로딩 및 대기단계, 상기 공정챔버의 내부온도를 분당 90 내지 110 ℃의 비율로 상승시켜 850 내지 1050 ℃로 유지하는 온도상승단계, 상기 850 내지 1050 ℃의 공정챔버 내부에서 상기 웨이퍼 상에 산화막을 형성하는 산화막형성단계, 상기 공정챔버의 내부온도를 상기 보트로딩 및 대기단계가 진행되는 온도까지 일정비율로 하강하는 온도하강단계가 구비되는 반도체 기판 상에의 산화막 제조방법에 있어서,
    상기 온도하강단계는 분당 55 내지 65 ℃의 비율로 상기 공정챔버의 온도를 600 내지 700 ℃로 하강시키는 제 1 온도하강단계 및 분당 1 내지 5 ℃로 상기 공정챔버의 온도를 150 내지 450 ℃로 하강시키는 제 2 온도하강단계로 구분되어 진행되고, 상기 제 1 온도하강단계와 제 2 온도하강단계 사이에 상기 웨이퍼가 적재된 보트를 상기 공정챔버 외부로 언로딩시키는 보트 언로딩 단계가 수행되는 것을 특징으로 하는 반도체 기판 상에의 산화막 제조방법.
  2. (삭제)
  3. (삭제)
  4. (삭제)
  5. (정정) 제 1 항에 있어서,
    상기 제 1 온도하강단계 및 제 2 온도하강단계가 진행되는 공정챔버 내부에는 질소가스가 공급됨을 특징으로 하는 상기 반도체 기판 상에의 산화막 제조방법.
  6. (삭제)
  7. (삭제)
  8. (삭제)
  9. (삭제)
  10. (삭제)
  11. (삭제)
KR1019970013317A 1997-04-10 1997-04-10 반도체 기판상에의 산화막 제조방법 KR100250639B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970013317A KR100250639B1 (ko) 1997-04-10 1997-04-10 반도체 기판상에의 산화막 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970013317A KR100250639B1 (ko) 1997-04-10 1997-04-10 반도체 기판상에의 산화막 제조방법

Publications (2)

Publication Number Publication Date
KR19980076562A KR19980076562A (ko) 1998-11-16
KR100250639B1 true KR100250639B1 (ko) 2000-04-01

Family

ID=19502491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970013317A KR100250639B1 (ko) 1997-04-10 1997-04-10 반도체 기판상에의 산화막 제조방법

Country Status (1)

Country Link
KR (1) KR100250639B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111781243A (zh) * 2020-06-16 2020-10-16 天津中环领先材料技术有限公司 一种硅片微缺陷测试方法

Also Published As

Publication number Publication date
KR19980076562A (ko) 1998-11-16

Similar Documents

Publication Publication Date Title
KR101423367B1 (ko) 실리콘 웨이퍼의 제조방법
KR100627919B1 (ko) 실리콘웨이퍼의 열처리방법 및 실리콘웨이퍼
KR0181532B1 (ko) 반도체 웨이퍼의 제조 방법
US9018735B2 (en) Silicon wafer and fabrication method thereof
KR20010083771A (ko) 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼
KR20000005996A (ko) 실리콘웨이퍼의열처리방법및실리콘웨이퍼
US4666532A (en) Denuding silicon substrates with oxygen and halogen
KR100250639B1 (ko) 반도체 기판상에의 산화막 제조방법
KR100333517B1 (ko) 웨이퍼 내의 중금속불순물의 량을 모니터링하는 방법
US20020070427A1 (en) Silicon wafer
KR0137550B1 (ko) 게이트 산화막 형성 방법
US6509230B1 (en) Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods
EP0634789A2 (en) A method of oxidizing a semiconductor wafer
KR20020060244A (ko) 어닐 웨이퍼의 제조방법 및 어닐 웨이퍼
US6316335B1 (en) Method for fabricating semiconductor device
US6407008B1 (en) Method of forming an oxide layer
JPH10313004A (ja) 半導体装置の製造方法
KR20090116646A (ko) 실리콘 웨이퍼 및 이의 제조방법
US6521496B1 (en) Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods
JP2002012496A (ja) シリコンエピタキシャルウエーハ及びその製造方法
JP3252386B2 (ja) シリコン単結晶ウェーハの製造方法
KR100398621B1 (ko) 반도체소자의 게이트산화막 제조방법
KR100187662B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
JPH1167782A (ja) 熱処理方法
JP2000216106A (ja) シリコンウエ―ハの熱処理方法およびこの方法で熱処理されたシリコンウエ―ハ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061221

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee