KR100395291B1

KR100395291B1 - 초전성 재료의 박판에서 다수의 소자칩을 제조하는 방법

Info

Publication number: KR100395291B1
Application number: KR10-2001-7005693A
Authority: KR
Inventors: 니시무라마코토; 기무라겐이치; 미야가와노부유키; 가와시마마사토; 나카무라요시미쓰; 이카리모토오; 다카다유지; 다니구치료
Original assignee: 마츠시다 덴코 가부시키가이샤
Priority date: 1999-12-22
Filing date: 2000-12-21
Publication date: 2003-08-21
Also published as: KR20010099787A; HK1043662A1; TW512420B; EP1178524B8; EP1178524B1; CN1336009A; CN1142580C; US20020133925A1; EP1178524A4; DE60041330D1; EP1178524A1; JP3849527B2; WO2001047004A1; US6513214B2

Abstract

초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법은 이하의 단계를 포함한다. 먼저, 초전성 재료로 된 박판의 표면 및 이면 양면 각각에 전극을 가지는 복수의 소자 형성 영역과 전극간을 접속하는 회로 패턴을 형성하여 소자 기재를 얻는다. 회로 패턴 사이에 전기 접속을 형성하여 접지함으로써 소자 기재상의 모든 소자 형성 영역을 동일 전위로 한다. 다음에, 소자 기재에 블라스트 처리를 실시함으로써 인접하는 소자 형성 영역 사이를 연장함과 동시에 그 위에 회로 패턴을 가지는 브리지부를 남기면서, 소정 영역의 초전성 재료를 제거하여 인접하는 소자칩이 브리지부를 통하여 연결되어 이루어진 소자칩 집합체를 형성한다. 그 후, 브리지부를 제거함으로써 소자칩 집합체로부터 소자칩을 분리한다.

Description

초전성 재료의 박판에서 다수의 소자칩을 제조하는 방법 {THE METHOD OF PRODUCING PLURAL DEVICE CHIPS FROM A THIN PLATE OF A PYROELECTRIC MATERIAL}

종래에는 물체로부터 복사되는 적외선을 검지하는 초전형(焦電型) 적외선 검지 소자가 사람의 움직임을 검지하는 동작 탐지 센서 등으로 사용되었다. 이 적외선 검지 소자는 PbTiO₃나 PZT 등의 세라믹 재료, LiTaO₃등의 단결정 재료, PVF2 등의 고분자 재료라고 하는 초전 효과를 가지는 재료로 된 기재(기본 재료, 基材)와 이 기재의 대향하는 2면 각각에 NiCr과 같은 적외선 흡수 재료를 증착하여 만든 복수 개의 전극을 주로 하여 이루어진다.

이러한 종류의 적외선 검지 소자 제조 방법으로서 예를 들면, 일본 공개 특허 공보 제10-2793호는 두께가 40㎛이고, 직경이 3인치인 초전성 재료의 웨이퍼상에 포토리소그래피(photolithography)용 금속 마스크를 사용하여 초전형 적외선 소자의 회로 패턴을 복수개 형성하고, 회로 패턴에 기인하여 적외선 흡수 재료를 증착하여 소정 위치에 전극을 형성하고, 샌드 블라스트(sand blast) 처리 및 드라이에칭(dry etching) 처리로써 웨이퍼의 소정 영역을 제거하여 1장의 웨이퍼로부터 수백 개의 적외선 소자를 제조하는 방법에 대하여 기재하고 있다. 여기서 샌드 블라스트 처리는 미세한 경질(硬質) 입자를 일정 압력으로 피가공물에 내뿜어 피가공물을 절단하거나 피가공물에 홈가공을 행하는 가공 기술이다. 또한, 드라이 에칭 처리에는 반도체의 제조에 일반적으로 이용되는 이온 밀링(Ion-Milling)이나 RIE(reactive ion etching, 반응성 이온 에칭)가 있다.

샌드 블라스트 처리는 가공 속도가 빠르고, 또한 이온 밀링과 같이 고가의 장치를 필요로 하지 않는 것을 장점으로 하고 있는 반면에, 무기 재료 등의 경질 입자를 웨이퍼 기재에 내뿜기 때문에 기재 표면에 발생한 정전기에 의하여 초전성 재료의 분극 상태가 파괴될 우려가 있다. 그 결과, 제조된 초전형 적외선 소자의 성능에 편차가 생겨서 최악의 경우 목적으로 하는 소자 성능이 얻어지지 않는 문제점이 있다. 또한, 매우 얇은 1장의 웨이퍼로부터 대량의 소자를 제조하기 때문에 이들 소자를 회수하여 정렬시키는 데 막대한 노동력을 요한다고 하는 문제점도 있다.

본 발명은 초전성 재료의 박판에서 다수의 소자칩을 제조하는 방법에 관한 것이다.

도 1의 (A) 내지 도 1의 (E)는 본 발명의 제1 실시예에 기인하는 초전성 재료의 박판에서 복수의 소자를 제조하는 방법을 나타낸 개략적인 사시도이고,

도 2는 소자칩 사이를 연장하는 브리지부의 바람직한 실시예를 나타낸 부분 평면도이고,

도 3의 (A)는 소자칩을 회수하기 위한 흡착 장치를 나타낸 개략도이며,

도 3의 (B)는 자기 마스크를 나타내는 사시도이며, 도 3의 (C) 및 도 3의 (D)는 자기 마스크의 개구를 통하여 브리지부를 절단하는 작업을 나타낸 개략도이고,

도 4의 (A) 내지 도 4의 (C)는 도 3의 (B)의 자기 마스크를 사용하여 소자칩을 서로 다른 2개소에 반송하는 공정을 나타낸 개략도이고,

도 5는 소자칩 집합체의 위치 결정 돌기를 가지는 자기 마스크를 나타낸 부분 사시도이고,

도 6의 (A) 및 도 6의 (B)는 브리지부의 바람직한 배치 형태를 나타내는 평면도 및 이 브리지부의 분리 공정을 나타낸 개략도이고,

도 7의 (A) 및 도 7의 (B)는 브리지부의 또다른 바람직한 배치 형태를 나타낸 평면도 및 이 브리지부의 분리 공정을 나타낸 개략도이고,

도 8은 회로 패턴 사이에 전기 접속을 형성하는 방법의 구체적인 예를 나타낸 부분 사시도이고,

도 9는 회로 패턴 사이에 전기 접속을 형성하는 방법의 제1 변형예를 나타내는 부분 사시도이고,

도 10의 (A) 및 도 10의 (B)는 회로 패턴 사이에 전기 접속을 형성하는 방법의 제2 변형예를 나타내는 부분 사시도이고,

도 11은 제2 변형예의 또다른 실시예를 나타낸 부분 사시도이고,

도 12는 회로 패턴 사이에 전기 접속을 형성하는 방법의 제3 변형예를 나타낸 부분 사시도이고,

도 13의 (A) 및 도 13의 (B)는 회로 패턴 사이에 전기 접속을 형성하는 방법의 제4 변형예를 나타낸 부분 사시도이고,

도 14의 (A) 내지 도 14의 (E)는 본 발명의 제2 실시예에 기인하는 초전성 재료의 박판에서 복수의 소자를 제조하는 방법을 나타낸 개략 사시도이다.

따라서, 본 발명은 이러한 문제점을 감안하여 이루어진 것이며, 그 목적은 초전성 재료의 박판에서 다수의 소자칩을 제조하기 위한 개선된 방법을 제공하는 것이다.

즉, 본 발명의 방법은 이하의 단계를 포함한다. 먼저, 경질 입자의 블라스트로 처리할 소자 기재를 제작한다. 소자 기재는 초전성 재료로 이루어진 박판,박판을 사이에 두고 대향하는 2면의 각 면에 형성되고, 각각 전극을 가지는 다수의 소자 형성 영역 및 서로 대향하는 2면의 각 면에 형성되어 전극을 전기적으로 접속하는 회로 패턴을 포함하며, 퇴적물 제거부에 의하여 각각의 소자 형성 영역을 인접하는 소자 형성 영역으로부터 격리시킨다. 이어서, 서로 대향하는 2면상의 회로 패턴 사이에 소자 기재가 전기 접속을 형성하여 입체 회로 패턴을 얻는 동시에, 이 입체 회로 패턴을 접지하여 소자 기재상의 모든 소자 형성 영역을 동일 전위로 한다. 다음에, 입체 회로 패턴을 가지는 소자 기재에 블라스트 처리를 함으로써 인접하는 소자 형성 영역 사이를 연장함과 동시에 그 위에 회로 패턴을 가지는 브리지부를 남기면서 퇴적물 제거부의 초전성 재료를 제거하여, 인접하는 소자칩이 브리지부를 통하여 연결되어 이루어지는 소자칩 집합체를 형성한다. 그 후, 브리지부를 제거함으로써 소자칩 집합체로부터 소자칩을 분리한다.

본 발명에 있어서는 블라스트 처리중, 브리지부 상의 회로 패턴에 의해서 소자 기재상의 모든 소자 형성 영역이 동일한 전위로 유지되기 때문에, 정전기에 의해서 초전성 재료의 분극 상태가 파괴되는 일이 없다. 또한, 블라스트 처리에 의해서 복수의 소자가 소자칩 집합체로서 제공되기 때문에, 그 후의 취급이 용이하게 되고 소자칩 집합체의 브리지부를 제거함으로써 소자칩을 정렬 상태대로 분리 및 회수할 수 있다.

이러한 방법에 있어서, 전극의 형성과 회로 패턴의 형성은 PVD법(physical vapor deposition, 물리 증착법)에 의하여 동시에 행해지는 것이 바람직하다. 이 경우에는 소자 기재를 효율적으로 제작할 수가 있다.

또한, 인접하는 소자칩 사이의 중앙부 부근에서 브리지부가 단면적이 작은 잘록한 형상이 되도록 퇴적물 제거부의 초전성 재료를 제거하는 것이 바람직하다. 이 경우, 소자칩 집합체로부터 소자칩을 분리할 때 잘못되어 소자칩내에 균열이 생기지 않게 하면서, 확실하게 브리지부만을 파괴할 수 있다.

또한, 브리지부를 제거하는 단계는 소자칩 집합체를 고정하기 위한 고정 수단을 가지는 테이블을 사용하여 행해지는 것이 바람직하고, 특히 고정 수단은 개구를 가지는 자기 마스크를 사용하여 소자칩 집합체를 자기적으로 테이블에 고정하는 것으로서, 브리지부를 제거하는 단계는 이 개구를 통하여 실시하는 것이 바람직하다. 이 경우는 소자칩 집합체를 고정용 접착제등으로 오염시키지 않고 테이블 상에 용이하게 고정시킬 수 있다. 또한, 자기 마스크에 형성된 개구를 통하여 브리지부를 제거하기 때문에, 레이저빔등을 이용하여 브리지부를 제거한 경우 비산물이 발생하여도 주위의 소자칩을 비산물로 오염시킬 염려가 없다.

또한, 테이블 및 자기 마스크의 한 쪽은 소자칩 집합체의 인접하는 소자칩 사이의 홈에 꼭 맞는 돌기를 표면에 가지는 것이 바람직하다. 소자칩 집합체의 위치 결정이 용이하게 되면서 제거 작업 중에 소자칩 집합체의 위치가 어긋나는 것을 보다 확실하게 방지할 수 있다.

또한, 이같은 방법은 브리지부를 제거한 단계 후에 자기 마스크를 흡착하는 제1 흡착 수단, 소자칩 집합체로부터 분리된 소정 개수의 소자칩을 자기 마스크에 형성한 제1 개구를 통하여 흡착하는 제2 흡착 수단 및 분리된 나머지의 소자칩을 자기 마스크에 형성한 제2 개구를 통하여 흡착하는 제3 흡착 수단을 구비하는 흡착장치를 사용하여 자기 마스크와 분리된 소자칩을 지지하는 단계, 제1 흡착 수단 내지 제3 흡착 수단에 의해서 지지된 소자칩과 자기 마스크를 제1 위치에 반송하고 제2 흡착 수단으로 지지된 소자칩만을 제1 위치에 놓는 단계 및 제1 흡착 수단 내지 제3 흡착 수단에 의해서 지지된 소자칩과 자기 마스크를 제2 위치에 반송하여 제3 흡착 수단으로 지지된 소자칩을 제2 위치에 놓는 단계를 추가로 포함하는 것이 바람직하다. 소자칩 집합체의 소자칩 배열로부터 인접하는 소자칩 사이의 거리가 커진 소정 개수의 소자칩으로 이루어진 배열을 용이하게 얻을 수 있어서 소자칩의 회수 및 정렬 작업을 촉진하는 데 특히 효과적이다.

회로 패턴 사이에 전기 접속을 형성하는 단계는 한 쪽 회로 패턴의 접속단을다른 쪽 회로 패턴의 접속단이 있는 면 위에 연장시키는 단계, 접속단간에 연장되도록 금속박을 배치하는 단계 및 소자 기재상에 레지스트 피막을 형성하여 이들간에 금속박을 고정하는 단계를 포함하는 것이 바람직하다. 또한, 회로 패턴 사이에 전기 접속을 형성하는 단계를 한 쪽 회로 패턴의 접속단을 다른 쪽 회로 패턴의 접속단이 있는 면위에 연장시키는 단계와 접속단 사이에 자성을 가지는 금속박을 배치하고 자력에 의하여 금속박을 고정시키는 단계를 포함하는 것으로 할 수도 있다. 또한, 회로 패턴 사이에 전기 접속을 형성하는 단계를 초전성 재료의 박판에 레이저에 의하여 관통 구멍을 형성하는 단계와 관통 구멍내에 도전성 재료를 피복하는 단계를 포함하는 것으로 할 수도 있다. 이들 방법에 의하면, 회로 패턴 사이의 전기 접속을 또한 용이하게 확실하게 행할 수 있다.

본 발명의 다른 목적은 초전성 재료의 박판으로 복수의 소자칩을 제조하기위한 이하의 단계를 포함하는 방법을 제공함에 있다. 즉, 본 방법에서는 먼저 경질 입자의 블라스트로 처리되는 소자 기재를 제작한다. 소자 기재는 초전성 재료로 된 박판과 박판을 사이에 두고 대향하는 2면의 각 면에 형성되고 각각 전극을 가지는 복수의 소자 형성 영역을 포함하며, 인접하는 소자 형성 영역에서 소자 형성 영역 각각을 퇴적층 제거부(stock-removal portion)에 의하여 격리한다. 이어서, 소자 기재의 대향하는 2면의 한 쪽 전면에 도전층을 형성하고, 이 도전층을 통하여 소자 기재를 받침대에 고정한다. 또한, 소자 기재의 다른 쪽 면에는 전극을 전기적으로 접속하는 회로 패턴을 형성한다. 다음으로, 도전층을 회로 패턴에 전기적으로 접속하여 받침대상에 적층체를 형성하고, 이 적층체를 접지하여 소자 기재상의 모든 소자 형성 영역을 동일 전위로 한다. 다음에, 적층체를 블라스트로 처리함으로써 인접하는 소자 형성 영역 사이를 연장함과 동시에 그 위에 회로 패턴을 가지는 브리지부를 남기면서 퇴적층 제거부의 초전성 재료를 제거하여 인접하는 소자칩이 브리지부를 통하여 연결되어 이루어진 소자칩 집합체를 형성한다. 그 후, 브리지부를 제거함으로써 소자칩 집합체로부터 소자칩을 분리한다.

본 방법에 의해서도, 블라스트 처리 중에 정전기가 발생하여 초전성 재료의 분극 상태가 파괴되는 것을 방지할 수 있음과 동시에 소자칩의 분리 및 회수가 용이한 소자칩 집합체를 얻을 수 있다.

본 발명의 또 다른 특징 및 그것이 초래하는 효과는 첨부된 도면을 참조하면서 이하에 설명하는 발명을 실시하기 위한 최선의 형태에 기인하여 보다 상세하게 이해될 것이다.

첨부 도면을 참조하여, 본 발명의 제1 실시예에 기초한 초전성 재료의 박판으로 복수의 소자칩을 제조하는 방법을 이하에 상세하게 설명한다.

먼저, 도 1의 (A)에 도시한 바와 같이, 초전 효과를 가지는 재료로 이루어진 두께가 40∼60㎛인 웨이퍼 기재(10)에 전기적 처리(분극 처리)를 실시하여 웨이퍼 기재의 표면 및 이면(裏面) 양쪽에 각각 전극(20)을 가지는 다수의 소자 형성 영역(12)을 형성한다. 각각의 소자 형성 영역(12)은 퇴적층 제거부(14)에 의하여 인접하는 소자 형성 영역에서 격리되어 있다. 다음으로 도 1의 (B)에 도시한 바와 같이, 웨이퍼 기재(10) 표면쪽의 전체 전극(20)을 서로 접속시키는 회로 패턴(30)과 이면쪽의 전체 전극(20)을 서로 접속시키는 회로 패턴(30)을 형성한다. 전극의형성과 회로 패턴의 형성은 물리 증착법(PVD)을 채용하면 동시에 행할 수 있다.

다음으로 도 1의 (C)에 도시한 바와 같이, 웨이퍼 기재(10)의 표면 및 이면에 형성한 회로 패턴(30) 사이를 전기적으로 접속하여 입체 회로 패턴(33)을 얻는 동시에, 이 입체 회로 패턴을 접지(G)하여 웨이퍼 기재(10)상의 모든 소자 형성 영역(12)을 동일한 전위로 한다. 회로 패턴(30) 사이의 전기 접속(40)은 예를 들면, 소자 기재의 표면 및 이면의 회로 패턴(30) 사이가 연장되도록 은 페이스트(paste) 같은 도전성 페이스트, 도전성 레지스트 재료, 도전성 왁스 등의 도전성 재료를 도포함으로써 형성할 수 있다. 또한, 물리 증착법(PVD)을 채용하는 경우 전극 및 회로 패턴의 형성과 동시에 회로 패턴(30) 사이의 전기 접속을 형성할 수 있다.

얻어진 입체 회로 패턴(33)을 가지는 웨이퍼 기재(10)를 세라믹 입자와 같은 경질 미립자의 블라스트로 처리함으로써, 인접하는 소자 형성 영역(12) 사이를 연장하는 동시에 그 위에 회로 패턴(30)을 가지는 제1 브리지부(50)를 남기면서 퇴적층 제거부(14)의 초전성 재료를 제거하여 도 1의 (D)에 도시한 바와 같이, 인접하는 소자칩들(62)이 제1 브리지부(50)를 통하여 연결되어 이루어진 소자칩 집합체(60)를 형성한다. 본 실시예에서, 제1 브리지부(50)와 더불어 인접하는 소자 형성 영역(14) 사이를 연장함과 동시에 그 위에 회로 패턴(30)이 없는 제2 브리지부(52)를 형성하여 소자칩 집합체(60)의 기계적 강도를 높이고 있다. 또한, 제1 브리지부(50) 및 제2 브리지부(52)는 각각 소자칩(62)의 양쪽에서 일직선상에 배치되도록 형성되어 있다. 도면 부호 54는 블라스트 처리에 의하여 초전성 재료를 제거함으로써 인접하는 소자칩(62) 사이에 형성된 슬롯이다.

또한, 블라스트 처리전에 소자 형성 영역(12)의 표면을 보호하기 위하여 퇴적층 제거부(14)만을 노출시키는 레지스트 패턴을 웨이퍼 기재(10)상에 형성해 놓는 것이 바람직하다. 또한, 인접하는 소자칩(62) 사이의 중앙부 부근에 단면적이 작고, 브리지부에 우선적으로 균열(C) 전파가 용이하도록 제1 브리지부(50) 및 제2 브리지부(52) 각각을 도 2에 나타낸 바와 같이 잘록한 형상(51)으로 하는 것이 바람직하다. 소자칩 집합체(60)로부터 소자칩(62)을 분리하기 위해서 브리지부(50, 52)를 제거할 때, 잘못해서 균열이 소자칩 내부를 향하여 진행하는 것을 방지할 수 있다.

입체 회로 패턴(33)을 형성함으로써 웨이퍼 기재(10)상의 모든 소자 형성 영역(12)이 블라스트 처리 중 항상 동일한 전위로 유지되기 때문에, 정전기의 영향에 의한 초전성 재료의 분극 상태가 파괴되지 않는다. 또한, 블라스트 처리에 의해서 인접하는 소자칩(62) 사이에 슬롯(54)이 형성되지만, 전술한 바와 같이 제1 브리지부 (50) 및 제2 브리지부(52)에 의하여 인접하는 소자칩(62)이 연결된 소자칩 집합체 (60)가 얻어지기 때문에 블라스트 처리 후의 소자칩의 취급도가 향상된다.

형성된 소자칩 집합체로부터 브리지부(50, 52)를 제거함으로써, 도 1의 (E)에 도시한 바와 같이, 개별적으로 분리된 소자칩(62)을 얻는다. 브리지부의 제거에는 레이저 절단, 스탬핑(stamping), 절단 숫돌을 이용한 다이싱(dicing) 등을 이용할 수 있다. 또한, 절단 작업을 촉진하는 관점에서 브리지부를 절단하는 방향(도 2의 화살표 방향)이 초전성 재료의 쪼개짐 방향에 일치하도록 소자칩집합체(60)를 형성하는 것이 바람직하다. 예를 들면, 초전 재료 중 하나인 LiTaO₃웨이퍼에는 1개의 쪼개짐 방향에 대하여 항상 60°의 각도로 쪼개짐 방향이 존재한다. 이러한 쪼개짐 방향이 브리지부의 절단 방향과 될 수 있는 한 일치하도록 브리지부를 설계함으로써 소자칩 집합체(60)의 절단 작업이 용이하게 되면서 소자칩(62)내에 균열이 발생하는 것을 방지할 수가 있다.

예를 들면, 이하에 나타내는 방법에 따라 소자칩 집합체(60)로부터 소자칩 (62)을 분리하는 것이 바람직하다. 즉, 자력을 발생시킬 수 있는 테이블(도시하지 않음)상에 소자칩 집합체(60)를 배치한 뒤, 소자칩 집합체 위에 개구(76)를 가지는 자성 재료제인 자기 마스크(70)를 배치한다. 자기 마스크(70)는 테이블에서 자력으로 당겨지기 때문에, 자기 마스크와 테이블 사이에 소자칩 집합체(60)가 고정된다. 자기 마스크(70)는 개구(76)에 의하여 소자칩 집합체(60)의 제1 브리지부(50) 및 제2 브리지부(52)가 노출되도록 소자칩 집합체(60) 위에 배치된다. 이들 개구를 통하여 브리지부를 제거하기 때문에, 도 3의 (C) 및 도 3의 (D)에 도시한 바와 같이 레이저 등을 이용하여 브리지부를 제거하는 경우라도 비산물로 인하여 주위의 소자칩이 오염될 염려가 없다. 이러한 깨끗한 환경에서 브리지부의 제거 작업을 행할 수 있기 때문에 후공정인 소자칩의 세정 공정을 생략할 수도 있다.

브리지부(50, 52)를 제거한 뒤, 분리된 소자칩을 이하에 설명하는 것 같이 흡착 장치를 사용하여 회수할 수 있다. 이 흡착 장치는 마스크를 흡착하는 제1 흡착부(86), 소자칩 집합체(60)로부터 분리된 소정 개수의 소자칩(62)[도 4의 (A)중A]을 자기 마스크(70)에 형성한 제1 개구(72)를 통하여 흡착하는 제2 흡착부(82), 분리된 나머지 소자칩(62)[도 4의 (A)중의 B]을 자기 마스크에 형성한 제2 개구(74)를 통하여 흡착하는 제3 흡착부(84) 및 이들 흡착부에 의해서 지지된 자기 마스크(70)와 소자칩(62)을 반송하는 반송부(도시하지 않음)를 구비한다. 자력에 의한 자기 마스크의 고정을 해제한 후, 제1 흡착부 내지 제3 흡착부에 의해서 지지되고 자기 마스크와 분리된 소자칩을 제1 위치에 반송하여 도 4의 (B)에 도시한 바와 같이, 제2 흡착부(82)로 지지된 소자칩(62)[도 4의 (A)중의 A]만을 제1 위치에 놓는다. 이어서, 제1 흡착 수단 및 제3 흡착 수단에 의해서 지지된 소자칩과 자기 마스크를 제2 위치에 반송하여 도 4의 (C)에 도시한 바와 같이, 제3 흡착부로 지지된 소자칩[도 4의 (A)중의 B]을 제2 위치에 놓는다. 물론, 제1 위치에 모든 소자칩을 놓을 수도 있다.

또한, 도 5에 도시한 바와 같이, 자기 마스크(70)가 소자칩 집합체(60)에 접하는 면에는 소자칩 집합체의 슬롯(54)에 끼워지는 돌출부(78)를 형성하여 두는 것이 바람직하다. 소자칩 집합체(60)를 보다 확실하게 고정시킬 수 있는 동시에, 브리지부(50, 52)의 제거 작업 중에 자기 마스크(70)의 위치가 어긋나게 되는 것을 방지할 수 있다. 또한, 브리지부를 제거한 뒤 돌출부(78)에 의해서 격리되어 있는 인접하는 소자칩(62)의 정렬 상태를 얻을 수 있어 소자칩끼리 겹치는 것을 방지할 수 있다. 또한, 소자칩 집합체의 슬롯(54)에 알맞는 볼록부를, 소자칩 집합체(60)를 고정하기 위한 테이블 표면이나 세라믹판 등의 받침대 표면에 형성할 수도 있다.

이상과 같이, 제1 위치와 제2 위치 각각에 소자칩(62)을 놓는 경우, 소자칩 집합체(60)와 인접하는 소자칩(62) 사이의 피치(pitch)보다도 큰 피치를 가지는 소자칩의 배열을 용이하게 할 수 있으면서도 소자칩을 원하는 정렬 상태로 회수할 수 있다. 앞서 언급한 소자칩의 취득 방법은 소자간의 간격이 0.1 mm 정도로 근접하고 있는 경우에 특히 유효하다.

또한, 도 6의 (A)에 도시한 바와 같이, 인접하는 소자칩(62)을 각 소자칩 양변의 대략 중앙 부근에서 대향하는 2방향으로 한 직선상에 연장되는 제1 브리지부(50)만으로 연결하여 소자칩 집합체(60)를 형성하는 경우, 흡착부(80)로 1개의 소자칩을 흡착하여 도 6의 (B)에 나타낸 바와 같이 소자칩(62)을 비틀어 비교적 용이하게 브리지부(50)를 파괴하여 소자칩 집합체로부터 소자칩을 분리할 수 있으므로, 분리된 소자칩을 그대로 흡착부에 의해서 반송되기 때문에 소자칩의 분리 작업과 픽업 작업을 한번에 행할 수 있다.

또한, 이 실시예에서는 제1 브리지부(50) 및 제2 브리지부(52)가 도 1의 (D)에 나타낸 바와 같이 소자칩 집합체(60)를 형성하도록 배치되어 있지만, 다음과 같은 브리지부의 배치에 의해서 소자칩 집합체(60)를 형성할 수도 있다. 즉, 얻어진 소자칩 집합체가 프레임부(55)를 가지고, 각 브리지부(50)의 일단이 프레임부에 접속하고, 타단이 소자칩(62) 한 쪽에 연결되어 캔틸레버(cantilever, 외팔보) 방식으로 소자칩이 유지됨과 동시에 인접하는 소자칩이 프레임부와 브리지부를 통하여 연결되도록 초전성 재료의 퇴적층 제거부를 블라스트 처리로써 제거하는 것이다. 이 경우도 도 7의 (B)에 도시한 바와 같이, 흡착부를 사용함으로써 소자칩의 분리작업과 픽업 작업을 한번에 행할 수 있다.

이외에도 브리지부를 제거할 때 소자칩 집합체(60)를 고정하는 수단으로서, 가열에 의하여 흡착력을 급격히 저하시킬 수 있는 열발포 시트나 자외선(UV, ultraviolet) 시트를 이용하거나, 다공질 세라믹판과 같은 다공질판을 사용하여 다공질판의 한 쪽 면과 대향하는 면에 배치된 소자칩 집합체를 진공에 의하여 흡착할 수도 있다.

앞서 기재한 바와 같이, 회로 패턴(30) 사이의 전기 접속(40)은 도 8에 도시한 바와 같이, 한 쪽 회로 패턴의 접속단(32)을 다른 쪽 회로 패턴의 접속단(31)이 있는 면 위에 연장시킨 뒤, 이들 사이에 도전성 재료를 도포함으로써 달성되지만, 이하에 기재하는 바와 같이 변형예에 따라 전기 접속을 달성할 수도 있다.

즉, 제1 변형예로서 도 9에 도시한 바와 같이, 한 쪽 회로 패턴의 접속단(32)을 다른 쪽 회로 패턴의 접속단(31)이 있는 면 위에 연장시킨 뒤, 접속단간에 연장되도록 금속박(41)을 배치한다. 이어서, 웨이퍼 기재(10)위에 레지스트 피막(90)을 형성하여 이들간에 금속박을 고정하는 것이다.

또한, 제2 변형예로서 도 10의 (A) 및 도 10의 (B)에 도시한 바와 같이, 한 쪽 회로 패턴의 접속단(32)을 다른 쪽의 회로 패턴의 접속단(31)이 있는 면위에 연장시킨 뒤, 레지스트 피막(90)을 웨이퍼 기재(10)의 표면에 형성한다. 이어서, 접속단간의 영역에 대응하는 부분의 레지스트 피막을 제거하여 그 영역을 노출시키는 오목부(92)를 레지스트 피막(90)에 형성한다. 오목부에 자성을 가지는 금속박(42)을 끼워서 자석이나 테이블 등으로부터 제공되는 자력으로 금속박을 고정한다. 또는 도 11에 도시한 바와 같이, 레지스트 피막을 형성하지 않고 웨이퍼 기재(10)상의 접속단(31, 32)의 사이에 배치한 금속박(42)을 자력에 의하여 고정시킬 수도 있다.

또한, 제3 변형예로서 도 12에 도시한 바와 같이, 웨이퍼 기재(10)를 이루는 초전성 재료의 박판에 레이저빔(100)에 의하여 회로 패턴의 접속단(31, 32)간에 관통 구멍(through hole)(45)을 형성한 뒤, 관통 구멍 내에 도전성 재료를 피복하는 것이다. 예를 들면, PVD법을 채용함으로써 전극 및 회로 패턴의 형성과 동시에 관통 구멍내에 도전성 재료를 피복할 수 있다. 또한, 탄소를 함유하는 어시스트(assist) 가스의 존재하에 레이저로 초전성 재료의 박판에 회로 패턴간을 연장하는 관통 구멍을 형성하는 경우, 초전성 재료를 이루는 원소와 탄소로 형성된 도전성을 가지는 탄화물이 관통 구멍내에 생성되어, 이 탄화물에 의하여 회로 패턴간에 전기적으로 접속할 수 있다. 어시스트 가스로서 예를 들면, 이산화탄소나 메탄가스를 사용하는 것이 바람직하다. 또한, 탄화물 생성을 촉진하기 위해 레이저 가공부에 어시스트 가스를 불어 주는 것이 바람직하다.

제4 변형예로서 도 13의 (A)에 도시한 바와 같이, 한 쪽 회로 패턴의 접속단(32)을 다른 쪽의 회로 패턴의 접속단(31)이 있는 면 위에 연장시킨 뒤, 탄소 함유 어시스트 가스의 존재하에 접속단간을 레이저빔(100)으로 스캔한다. 레이저 스캐닝한 장소에 형성되는 도전성 탄화물(43)로 접속단간을 전기적으로 접속하는 것이다. 또한, 회로 패턴간의 전기 접속의 신뢰성을 향상시키기 위해, 회로 패턴 각각에 빗형으로 배열한 복수개의 접속단(31, 32)을 형성하고, 한 쪽 회로 패턴의 접속단(32)을 다른 쪽 회로 패턴의 접속단(31)이 있는 면상에 연장시키고, 도 13의 (B)에 도시한 바와 같이, 회로 패턴의 접속단(31, 32)을 상호 엇갈리게 배열하는 것이 특히 바람직하다. 이 경우, 탄소를 함유한 어시스트 가스의 존재하에 서로 엇갈리게 배열한 접속단을 연결하도록 레이저 스캐닝함으로써 이와 같은 형태로 접속단 간을 전기적으로 접속할 수 있다.

첨부 도면을 참조하여, 본 발명의 제2 실시예에 따른 초전성 재료의 박판으로 복수의 소자를 제조하는 방법을 이하에 상세하게 설명한다.

먼저, 도 14의 (A)에 도시한 바와 같이, 초전 효과를 가지는 재료로 이루어진 두께가 40∼60㎛인 웨이퍼 기재(10)에 전기적 처리(분극 처리)를 실시한 뒤, 웨이퍼 기재의 표면 및 이면 양면에 각각 전극(20)을 가지는 복수의 소자 형성 영역(12)을 형성한다. 소자 형성 영역 각각은 퇴적층 제거부(14)에 의하여 인접하는 소자 형성 영역과 격리되어 있다. 다음으로 도 14의 (B)에 도시한 바와 같이, 웨이퍼 기재(10)의 대향하는 2면 중 한 쪽 전면에 도전층(34)을 형성하고, 이를 통하여 웨이퍼 기재(10)를 받침대(5)에 고정한다. 예를 들면, 도전층을 형성하는 재료로서 도전성 왁스를 사용하는 것이 바람직하다.

다음으로 도 14의 (C)에 도시한 바와 같이, 웨이퍼 기재(10)의 다른 쪽 면에 전극(20)을 전기적으로 접속하는 회로 패턴(30)을 형성함과 동시에 도전층(34)을 회로 패턴에 전기적으로 접속하여 받침대(5)상에 적층체(35)를 형성하고, 이 적층체를 접지(G)하여 웨이퍼 기재(10)상의 모든 소자 형성 영역(12)을 동일 전위로 한다. 또한, 도전층(34)과 회로 패턴(30)사이의 전기 접속(40)은 회로 패턴(30)이있는 면에 도전층(34)의 도전성 왁스를 연장시킴으로써 용이하게 형성할 수 있다. 또한, 도전성 레지스트 재료를 사용하여 퇴적층 제거부(14)만이 노출되도록 회로 패턴을 형성하는 경우, 소자 형성 영역(12)은 도전성 레지스트 재료로 인하여 후술하는 블라스트 처리로부터 보호될 수 있다.

다음으로 적층체(35)를 경질 미립자의 블라스트로 처리함으로써, 인접하는 소자 형성 영역(12) 사이를 연장하고, 그 위에 회로 패턴(30)을 가지는 브리지부 (50)를 남기면서 퇴적층 제거부(14)의 초전성 재료를 제거하여, 도 14의 (D)에 도시한 바와 같이, 인접하는 소자칩(62)이 브리지부(50, 52)를 통하여 연결되어 있는 소자칩 집합체(60)를 받침대(5)상에 얻는다. 그 후, 받침대(5)로부터 소자칩 집합체(60)를 분리함과 동시에, 소자칩 집합체로부터 브리지부를 제거함으로써, 도 14의 (E)에 도시한 바와 같이, 개별적으로 분리된 소자칩(62)이 얻어진다.

이 실시예로부터 이해되는 것 같이, 본 발명의 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법에 의하면 초전형 적외선 소자와 같은 초전 재료를 사용한 소자를 가공하기 위한 블라스트 처리 중에 정전기가 발생하여 초전성 재료의 분극 상태가 파괴되는 것을 방지할 수 있는 동시에 제작된 소자를 용이하게 회수할 수 있다.

또한, 자력을 사용하여 고정한 소자칩 집합체로부터 소자칩을 분리함과 동시에 진공을 이용한 소자칩의 흡착/반송 방법을 채용하는 경우는 소자칩이 고정용 접착제 등으로 인하여 오염되는 일이 없기 때문에, 그 후의 세정 공정을 생략할 수있다. 또한, 소자칩 집합체에 있어서의 소자칩의 배열 상태를 유지하면서 복수의 소자칩을 동시에 반송할 수 있다. 따라서, 3인치 웨이퍼로부터 수백개에 달하는 소형 소자칩을 제조하는 경우라도 생산성을 개선하여 대량의 소자칩을 효율 좋게 제조할 수 있는 것이다.

Claims

경질 입자의 블라스트(blast)로 처리되는 소자 기재(기본 재료, 基材)를 제작하는 단계－상기 소자 기재는,

초전(焦電)성 재료인 박판;

상기 박판의 대향하는 2면의 각 면에 형성되고, 각각 전극을 가지는 복수의 소자 형성 영역; 및

상기 대향하는 2면의 각 면에 형성되어 상기 전극을 전기적으로 접속하는 회로 패턴

을 포함하며, 상기 각각의 소자 형성 영역은 퇴적층 제거부(stock-removal portion)에 의하여 인접하는 소자 형성 영역으로부터 격리됨－;

상기 소자 기재의 대향하는 2면상의 상기 회로 패턴 사이에 전기 접속을 형성하여 입체 회로 패턴을 얻는 동시에, 상기 입체 회로 패턴을 접지하여 상기 소자 기재상의 모든 소자 형성 영역을 동일 전위로 하는 단계;

상기 입체 회로 패턴을 가지는 소자 기재를 상기 블라스트로 처리함으로써, 인접하는 소자 형성 영역 사이를 연장하고, 그 위에 상기 회로 패턴을 가지는 브리지부를 남기면서, 상기 퇴적층 제거부의 초전성 재료를 제거하여 인접하는 소자칩이 상기 브리지부를 통하여 연결된 소자칩 집합체를 형성하는 단계; 그리고

상기 브리지부를 제거함으로써 상기 소자칩 집합체로부터 상기 소자칩을 분리하는 단계를 구비하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 전극의 형성과 상기 회로 패턴의 형성은 PVD법(physical vapor deposition, 물리 증착법)에 의하여 동시에 행해지는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 전기 접속은 상기 소자 기재의 대향하는 2면상의 회로 패턴 사이를 연장시키도록 도전성 재료를 도포함으로써 형성되는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 블라스트로 상기 소자 기재를 처리하는 단계 전에, 상기 퇴적층 제거부를 노출시키는 패턴을 가지는 레지스트 피막을 상기 소자 기재의 표면에 형성하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 브리지부가 상기 인접하는 소자칩간의 중앙부 부근에서 단면적이 작은 잘록한 형상으로 되도록, 상기 퇴적층 제거부의 초전성 재료를 제거하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 브리지부를 제거하는 단계는 상기 소자칩 집합체를 고정하기 위한 고정 수단을 가지는 테이블을 사용하여 행해지는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제6항에 있어서,

상기 고정 수단은 개구를 가지는 자기 마스크를 사용하여 상기 소자칩 집합체를 자기적으로 상기 테이블에 고정하고, 상기 브리지부를 제거하는 단계는 상기 개구를 통하여 실시되는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제7항에 있어서,

상기 테이블 및 상기 자기 마스크의 한 쪽은 상기 소자칩 집합체의 인접하는 소자칩 사이의 공간에 끼워지는 돌기를 표면에 가지는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제7항에 있어서,

상기 브리지부를 제거하는 단계 후, 상기 자기 마스크를 흡착하는 제1 흡착수단, 상기 소자칩 집합체로부터 분리된 소정의 수의 소자칩을 상기 자기 마스크에 형성한 제1 개구를 통하여 흡착하는 제2 흡착 수단, 및 분리된 나머지 소자칩을 상기 자기 마스크에 형성한 제2 개구를 통하여 흡착하는 제3 흡착 수단을 구비하는 흡착장치를 사용하여 상기 자기 마스크와 분리된 소자칩을 지지하는 단계;

상기 제1 흡착 수단 내지 상기 제3 흡착 수단에 의하여 지지된 상기 소자칩과 상기 자기 마스크를 제1 위치에 반송하여 상기 제2 흡착 수단으로 지지된 소자칩만을 제1 위치에 놓는 단계;

상기 제1 흡착 수단 및 상기 제3 흡착 수단에 의해서 지지된 상기 소자칩과 상기 자기 마스크를 제2 위치에 반송하여, 상기 제3 흡착 수단으로 지지된 소자칩을 상기 제2 위치에 놓는 단계를 구비하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴 사이에 전기 접속을 형성하는 단계는 한 쪽 회로 패턴의 접속단을 다른 쪽 회로 패턴의 접속단이 있는 면상에 연장시키는 단계, 상기 접속단간에 연장되도록 금속박을 배치하는 단계, 및 상기 소자 기재상에 레지스트 피막을 형성하여 그 사이에 상기 금속박을 고정시키는 단계를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴 사이에 전기 접속을 형성하는 단계는 한 쪽 회로 패턴의 접속단을 다른 쪽 회로 패턴의 접속단이 있는 면상에 연장시키는 단계,

레지스트 피막을 상기 소자 기재의 표면에 형성하는 단계,

상기 접속단간의 영역에 대응하는 부분의 레지스트 피막을 제거하여 상기 영역을 노출시키는 오목부를 레지스트 피막에 형성하는 단계; 및

상기 오목부에 자성을 가지는 금속박을 끼우고, 자력에 의하여 상기 금속박을 고정하는 단계를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴 사이에 전기 접속을 형성하는 단계는 한 쪽 회로 패턴의 접속단을 다른 쪽 회로 패턴의 접속단이 있는 면상에 연장시키는 단계와 상기 접속단간에 자성을 가지는 금속박을 배치하고 자력에 의하여 상기 금속박을 고정시키는 단계를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴 사이에 전기 접속을 형성하는 단계는 상기 초전성 재료의 박판에 레이저에 의하여 관통 구멍(through hole)을 형성하는 단계와 상기 관통 구멍내에 도전성 재료를 피복하는 단계를 포함하는 것을 특징으로 하는 초전성 재료의박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴 사이의 전기 접속은 탄소를 함유하는 어시스트(assist) 가스의 존재하에 레이저로 상기 초전성 재료의 박판에 관통 구멍을 형성한 경우, 상기 관통 구멍내에 생성된 탄화물에 의해서 형성되는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제14항에 있어서,

상기 어시스트 가스는 이산화탄소 및 메탄가스를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴의 각각은 빗형으로 배열한 복수개의 접속단을 가지고, 상기 회로 패턴 사이에 전기 접속을 형성하는 단계는 한 쪽 회로 패턴의 접속단을 다른 쪽의 회로 패턴이 있는 면상에 연장시켜 회로 패턴의 접속단의 상호 엇갈린 배열을 형성하는 단계와, 탄소를 함유하는 어시스트 가스의 존재하에 배열이 서로 엇갈린 접속단을 연결하도록 레이저 스캐닝하는 단계를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 브리지부가 소자칩의 양쪽에 일직선상으로 배치되도록 상기 퇴적층 제거부의 초전성 재료를 제거하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 블라스트로 소자 기재를 처리하는 단계는 상기 소자칩 집합체가 프레임부를 가지고, 상기 브리지부의 한 쪽 끝이 상기 프레임부에 접속하여, 다른 쪽 끝이 소자칩의 한 쪽에 연장되어 캔틸레버(cantilever, 외팔보)식으로 소자칩이 지지됨과 동시에 인접하는 소자칩이 상기 프레임부와 상기 브리지부를 통하여 연결되도록 하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 브리지부를 제거하는 단계에서 상기 브리지부를 절단하는 방향이 초전성 재료의 쪼개짐 방향에 일치하도록 상기 소자칩 집합체를 형성하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제1항에 있어서,

상기 회로 패턴 사이에 전기 접속을 형성하는 단계는 한 쪽 회로 패턴의 접속단을 다른 쪽 회로 패턴의 접속단이 있는 면상에 연장시키는 단계 및 탄소를 함유하는 어시스트 가스의 존재하에 상기 접속단간을 레이저 스캐닝하여 이들 사이에 탄화물을 생성하는 단계를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제3항에 있어서,

상기 도전성 재료는 도전성 페이스트, 도전성 레지스트 재료, 도전성 왁스를 포함하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
초전성 재료로 된 박판과 상기 박판의 대향하는 2면이 각 면에 형성된 전극을 각각 가지는 복수의 소자 형성 영역을 포함하며, 상기 소자 형성 영역 각각은 퇴적층 제거부에 의하여 인접하는 소자 형성 영역에서 격리된 경질 입자의 블라스트로 처리되는 소자 기재를 제작하는 단계;

상기 소자 기재의 대향하는 2면의 한 쪽 전면에 도전층을 형성하고, 상기 도전층을 통하여 상기 소자 기재를 받침대에 고정하는 단계;

상기 소자 기재의 다른 쪽 면에 상기 전극을 전기적으로 접속하는 회로 패턴을 형성하는 단계;

상기 도전층을 상기 회로 패턴에 전기적으로 접속하여 상기 받침대 위에 적층체를 형성하고, 상기 적층체를 접지하여 상기 소자 기재상의 모든 소자 형성 영역을 동일 전위로 하는 단계;

상기 적층체를 상기 블라스트로 처리함으로써 인접하는 소자 형성 영역 사이를 연장함과 동시에 그 위에 상기 회로 패턴을 가지는 브리지부를 남기면서 상기 퇴적층 제거부의 초전성 재료를 제거하여 인접하는 소자칩이 상기 브리지부를 통하여 연결되어 이루어지는 소자칩 집합체를 형성하는 단계; 그리고

상기 브리지부를 제거함으로써 상기 소자칩 집합체로부터 소자칩을 분리하는 단계를 구비하는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제22항에 있어서,

상기 도전층은 도전성 왁스를 사용하여 형성되고, 상기 도전층과 상기 회로 패턴 사이의 전기 접속이 상기 회로 패턴이 있는 면에 상기 도전성 왁스를 연장시키는 것에 따라 형성되는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.
제22항에 있어서,

상기 회로 패턴은 도전성 레지스트 재료를 사용하여 상기 퇴적층 제거부만이 노출되도록 형성시키는 것을 특징으로 하는 초전성 재료의 박판에서 복수의 소자칩을 제조하는 방법.