KR100376884B1 - Stack package - Google Patents
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Abstract
본 발명은 칩 선택 핀의 처리가 보다 용이하게 되도록 한 스택 패키지를 개시하며, 개시된 본 발명의 스택 패키지는, 하나의 /CS핀과 적어도 하나 이상의 NC핀들이 구비된 바텀 패키지와 탑 패키지를 동일 기능을 하면서 연직 배치되는 핀들간을 전기적으로 연결시켜 스택한 스택 패키지에 있어서, 상기 탑 패키지는 본딩 패드들이 상부면 중앙에 일렬로 배열된 센터 패드형의 반도체 칩과, 상기 반도체 칩 상에 부착되며 상기 본딩 패드들의 양측으로 대칭되게 연장 배치되면서 상기 본딩 패드들과 개별적으로 와이어 본딩되는 수 개의 핀들로 구성된 리드프레임, 및 상기 본딩 패드들의 양측에 인접한 핀들 부분 상에 각각 배치되어 특정 본딩 패드들 및 핀들과 와이어 본딩된 제1 및 제2플로팅 연결 바를 포함하며, 상기 /CS핀 및 NC핀들은 상기 제1 및 제2플로팅 연결 바를 통해 칩 선택 패드와 모두 전기적으로 연결되고, 상기 제1 내지 제3NC핀 중에서 선택되는 어느 하나의 NC핀을 제외하고, 나머지 NC핀들과 /CS핀은 연직 하부에 배치된 바텀 패키지의 리드들과 연결되지 않도록 절단되는 것을 특징으로 한다.The present invention discloses a stack package for easier processing of a chip select pin, and the disclosed stack package has the same function as a bottom package and a top package having one / CS pin and at least one NC pin. In the stack package stacked electrically connected between the vertically arranged pins, the top package is a center pad-type semiconductor chip in which the bonding pads are arranged in a line at the center of the upper surface, attached to the semiconductor chip A lead frame composed of several pins that are symmetrically extended to both sides of the bonding pads and individually wire bonded to the bonding pads, and are disposed on a portion of the pins adjacent to both sides of the bonding pads, respectively; A wire bonded first and second floating connection bar, wherein the / CS and NC pins comprise the first and second floats. All the NC pins and / CS pins are electrically connected to the chip select pads through the connecting connection bar, and the other NC pins and the / CS pins are vertically arranged at the bottom of the bottom package, except for any one NC pin selected from the first to third NC pins. It is characterized in that it is cut so as not to be connected to them.
Description
본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 탑 패키지에서의 칩 선택 핀의 처리를 용이하게 행할 수 있는 스택 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stack package, and more particularly, to a stack package capable of easily processing a chip select pin in a top package.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 즉, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. In other words, the demand for miniaturization is accelerating the development of technology for packages close to the chip size, and the demand for mounting reliability emphasizes the importance of packaging technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.In addition, as miniaturization of electric and electronic products and high performance is required, various technologies for providing a high capacity semiconductor module have been researched and developed. As a method for providing a high-capacity semiconductor module, there is an increase in the capacity of a memory chip, that is, a high integration of the memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip. Can be. However, the high integration of such a memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는, 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 또한, 스택 패키지는 메모리 용량증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다.The term "stack" in the semiconductor industry refers to stacking at least two or more semiconductor chips or semiconductor packages vertically. According to this stacking technology, for example, two 64M DRAMs can be stacked to form 128M DRAMs. In addition, two 128M DRAMs can be stacked to form 256M DRAMs. In addition, since the stack package has advantages in terms of increasing memory capacity, as well as efficiency of mounting density and mounting area, research and development on such a stack package is being accelerated.
도 1은 종래 기술에 따라 2개의 TSOP(Thin Small Outline Package)를 스택하여 제조된 스택 패키지를 도시한 사이도이다.1 is a diagram illustrating a stack package manufactured by stacking two thin small outline packages (TSOPs) according to the related art.
도시된 바와 같이, 탑 패키지(200)의 리드(120)는 바텀 패키지(100)의 리드(50)와 연결되기 용이하도록 리포밍(reforming)되며, 연직 배치된 상기 탑 패키지(200)의 리드(150)와 바텀 패키지(100)의 리드(50)는 전기적으로 상호 접속된다. 이때, 바텀 패키지(100)와 탑 패키지(200)의 개별적 선택을 위해, 상기 탑 패키지(200)에서의, 예컨데, 19번 리드(이하, "핀"이라 칭함)인 칩 선택(Chip Select : 이하, /CS) 핀(150a)은 반쯤 절단되며, 그리고, 상기 바텀 패키지(100)와 탑 패키지(200) 사이에 개재된 연결 바(interconnection bar : 300)를 통해서, 예컨데, 36번 핀인 노 선택(No Select : 이하, NC) 핀(150b)과 전기적으로 연결된다.As shown, the lead 120 of the top package 200 is reformed to be easily connected to the lead 50 of the bottom package 100, and the leads of the top package 200 vertically disposed ( 150 and leads 50 of bottom package 100 are electrically interconnected. In this case, in order to individually select the bottom package 100 and the top package 200, for example, a chip select (for example, a “pin”) in the top package 200 (hereinafter referred to as “pin”) may be selected. , / CS) pin 150a is half cut, and through the connection bar (300) interposed between the bottom package 100 and the top package 200, for example, no. No Select: Hereinafter, it is electrically connected to NC) pin 150b.
상기 연결 바(300)는 FR-4와 같은 수지층 상에 Cu층이 형성되고, 본딩부, 즉, 탑 패키지(200)의 /CS핀(150a) 및 NC핀(150b)과 대응하는 부분을 제외한 나머지 Cu층 부분이 솔더 마스크(solder mask)로 덮혀진 구조이다.The connection bar 300 has a Cu layer formed on a resin layer such as FR-4, and a bonding portion, that is, a portion corresponding to the / CS pin 150a and the NC pin 150b of the top package 200. The remaining Cu layer portion is covered with a solder mask.
이러한 스택 패키지에 있어서, 바텀 패키지(100)의 /CS핀(50a)은 그 자체가 그대로 유지되지만, 상기 바텀 패키지(100)의 NC핀(50b)은 연결 바(300) 및 탑 패키지(200)의 NC핀(150b)을 통해 상기 탑 패키지(200)의 /CS핀(150a)과 전기적으로 연결되어진 것으로부터, 실질적으로, 탑 패키지(200)의 /CS핀(150a)이 된다.In the stack package, the / CS pin 50a of the bottom package 100 is maintained as it is, but the NC pin 50b of the bottom package 100 is connected to the connection bar 300 and the top package 200. Since it is electrically connected to the / CS pin 150a of the top package 200 through the NC pin 150b, the / CS pin 150a of the top package 200 becomes substantially.
상기와 같은 스택 패키지의 제조방법은 다음과 같다.The manufacturing method of the stack package as described above is as follows.
우선, 연결 바(300)를 이용해서 탑 패키지(200)의 /CS핀(150a)과 NC핀(150b)을 전기적으로 연결시키고, 그런다음, 탑 패키지(200)의 모든 핀들(150)에 솔더 페이스트(solder paste)를 입힌 상태에서, 연직 배치된 탑 패키지(200)의 핀들(150)과 바텀 패키지(100)의 핀들(50)간이 일대일로 대응하게 상기 탑 패키지(200)를 바텀 패키지(100) 상에 배치시킨다. 그리고나서, 리플로우(reflow)를 수행해서 상기 연직 배치된 핀들(50, 150)간을 각각 전기적으로 연결시킨다.First, the connection bar 300 is used to electrically connect the / CS pin 150a and the NC pin 150b of the top package 200 and then solder all the pins 150 of the top package 200. In a state where a paste is applied, the top package 200 is bottom-packed in a one-to-one correspondence between the pins 150 of the vertically arranged top package 200 and the pins 50 of the bottom package 100. ). Then, a reflow is performed to electrically connect the vertically disposed pins 50 and 150, respectively.
이후, 도시하지는 않았으나, 바텀 패키지(100)의 핀들(50)에 솔더 페이스트를 입힌 상태에서, 상기와 같은 스택 패키지를 인쇄회로기판(도시안됨) 상에 배치시킨 후, 리플로우를 행하여, 상기 스택 패키지를 실장시킨다.Subsequently, although not shown, in the state in which the solder paste is applied to the pins 50 of the bottom package 100, the stack package is placed on a printed circuit board (not shown), and then reflowed to perform the stack. Mount the package.
한편, 상기와 같은 공정 대신에, 바텀 패키지(100)를 솔더 페이스트의 개재하에 인쇄회로기판 상에 배치시킨 후, 솔더 페이스트를 이용해서 바텀 패키지(100)의 상부에 탑 패키지(200)를 배치시키고, 그리고나서, 리플로우를 행하여 상기 바텀 패키지(100)의 리드(50)와 탑 패키지(200)의 리드(150)간을 전기적으로 연결시킴과 동시에 스택 패키지가 실장되도록 할 수도 있다.Meanwhile, instead of the above process, the bottom package 100 is disposed on the printed circuit board through the solder paste, and then the top package 200 is disposed on the top of the bottom package 100 using the solder paste. Then, the reflow may be performed to electrically connect the lead 50 of the bottom package 100 and the lead 150 of the top package 200 to allow the stack package to be mounted.
그러나, 전술한 바와 같은 종래의 스택 패키지는 스택을 위한 /CS핀의 칩 선택 패드에 대한 자유로운 대응이 어렵다는 문제점이 있으며, 또한, 탑 패키지와 연결 바의 전기적 연결을 위한 리플로우와 탑 패키지와 바텀 패키지간의 스택을 위한 리플로우 및 실장시의 리플로우 등, 최소 3회 이상의 열공정이 수행되어야 하는 것으로부터 칩 손상이 유발될 수 있다는 문제점이 있다.However, the conventional stack package as described above has a problem that it is difficult to freely respond to the chip select pad of the / CS pin for the stack, and also has a reflow and top package and bottom for electrical connection between the top package and the connection bar. There is a problem that chip damage may be caused from at least three thermal processes, such as reflow for stacking between packages and reflow during mounting.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 스택을 위한 /CS핀의 처리가 보다 용이한 스택 패키지를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a stack package that is easier to process the / CS pin for the stack, to solve the above problems.
또한, 본 발명은 리플로우 공정에 의한 칩 손상의 유발을 억제시킬 수 있는 스택 패키지를 제공함에 그 다른 목적이 있다.In addition, another object of the present invention is to provide a stack package that can suppress the occurrence of chip damage caused by the reflow process.
도 1은 종래의 스택 패키지를 도시한 사시도.1 is a perspective view showing a conventional stack package.
도 2는 본 발명의 실시예에 따른 스택 패키지에서의 탑 패키지를 설명하기 위한 평면도.2 is a plan view illustrating a top package in a stack package according to an embodiment of the present invention.
도 3은 도 2에서의 칩 선택 패드와 /CS핀 및 NC핀들과의 전기적 연결 구조를 설명하기 위한 도면.3 is a view for explaining the electrical connection structure between the chip select pad and / CS pin and NC pin in FIG.
도 4는 본 발명의 실시예에 따른 플로팅 연결 바를 도시한 단면도.4 is a sectional view showing a floating connection bar according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 칩 1a : 본딩 패드1 chip 1a bonding pad
2 : 칩 선택 패드 6 : 금속 와이어2: chip select pad 6: metal wire
11 : /CS핀 12 : 제1NC핀11: / CS pin 12: 1st NC pin
13 : 제2NC핀 14 : 제3NC핀13: 2nd NC pin 14: 3rd NC pin
20 : 리드프레임 22 : 제1절연필름20: lead frame 22: the first insulating film
23 : 전도성 라인 24 : 제2절연필름23: conductive line 24: second insulating film
26a,26b,28a,28b : 본딩부 30a,30b: 플로팅 연결 바26a, 26b, 28a, 28b: bonding portion 30a, 30b: floating connection bar
상기와 같은 목적을 달성하기 위한 본 발명의 스택 패키지는, 하나의 /CS핀과 적어도 하나 이상의 NC핀들이 구비된 바텀 패키지와 탑 패키지를 동일 기능을 하면서 연직 배치되는 핀들간을 전기적으로 연결시켜 스택한 스택 패키지에 있어서, 상기 탑 패키지는 본딩 패드들이 상부면 중앙에 일렬로 배열된 센터 패드형의 반도체 칩과, 상기 반도체 칩 상에 부착되며 상기 본딩 패드들의 양측으로 대칭되게 연장 배치되면서 상기 본딩 패드들과 개별적으로 와이어 본딩되는 수 개의 핀들로 구성된 리드프레임, 및 상기 본딩 패드들의 양측에 인접한 핀들 부분 상에 각각 배치되어 특정 본딩 패드들 및 핀들과 와이어 본딩된 제1 및 제2플로팅 연결 바를 포함하며, 상기 /CS핀 및 NC핀들은 상기 제1 및 제2플로팅 연결 바를 통해 칩 선택 패드와 모두 전기적으로 연결되고, 상기 제1 내지 제3NC핀 중에서 선택되는 어느 하나의 NC핀을 제외하고, 나머지 NC핀들과 /CS핀은 연직 하부에 배치된 바텀 패키지의 리드들과 연결되지 않도록 절단되는 것을 특징으로 한다.The stack package of the present invention for achieving the above object, the bottom package and the top package provided with one / CS pin and at least one or more NC pins while the same function and electrically connected between the vertically arranged pins stack In one stack package, the top package includes a center pad-type semiconductor chip in which bonding pads are arranged in a line at the center of the upper surface, and the bonding pads are disposed on the semiconductor chip and symmetrically extended to both sides of the bonding pads. A leadframe composed of several pins individually wire bonded to the wires, and first and second floating connection bars respectively disposed on pin portions adjacent to both sides of the bonding pads and wire-bonded with specific bonding pads and pins. And the / CS and NC pins are electrically connected to both chip select pads through the first and second floating connection bars. And, except for any one NC pin selected from the first to third NC pin, the remaining NC pin and / CS pin is characterized in that it is cut so as not to be connected to the leads of the bottom package disposed in the vertical bottom .
여기서, 상기 본딩 패드들 중에서 칩 선택 패드는 그의 일측에 배치된 /CS핀 및 제1플로팅 연결 바의 일측단과 그의 타측에 배치된 제2플로팅 연결 바의 일측단과 와이어 본딩되며, 상기 칩 선택 패드의 일측에 배치된 제1NC핀은 상기 제1플로팅 연결 바의 타측단과 와이어 본딩되고, 상기 칩 선택 패드의 타측에 배치된 제2NC핀은 상기 제2플로팅 연결 바의 일측단과 와이어 본딩되며, 상기 칩 선택 패드의 타측에 배치된 제3NC핀은 상기 제2플로팅 연결 바의 타측단과 일측단과 와이어 본딩된다.Here, among the bonding pads, the chip select pad is wire-bonded with one side end of the / CS pin and the first floating connection bar disposed at one side thereof and one side end of the second floating connection bar disposed at the other side thereof, The first NC pin disposed at one side is wire bonded to the other end of the first floating connection bar, and the second NC pin disposed at the other side of the chip selection pad is wire bonded to one end of the second floating connection bar, and the chip selection is performed. The third NC pin disposed on the other side of the pad is wire-bonded with the other end and one end of the second floating connection bar.
본 발명에 따르면, 탑 패키지의 제조시에 반도체 칩의 칩 선택 패드를 리드프레임의 /CS핀은 물론, NC핀들 모두와 전기적으로 연결시킴으로써, 패키지들간의 스택시에 바텀 패키지와 탑 패키지에서의 /CS핀의 처리를 보다 용이하게 행할 수 있으며, 또한, 리플로우 공정의 감소를 통해 열에 의한 칩 손상이 유발되는 것을 억제시킬 수 있다.According to the present invention, the chip select pad of the semiconductor chip is electrically connected to both the / CS pin of the leadframe as well as the NC pins in the manufacture of the top package, so that the bottom package and the top package / The CS pin can be processed more easily, and it is possible to suppress the occurrence of chip damage due to heat through the reduction of the reflow process.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 스택 패키지는 2개의 패키지가 상,하로 스택된 구조로서, 바텀 패키지는 종래와 마찬가지로 TSOP이 그대로 사용되지만, 탑 패키지는 그 제조시에 칩 선택 패드가 /CS핀은 물론, NC핀들 모두와 전기적으로 연결된다.The stack package of the present invention has a structure in which two packages are stacked up and down, and the bottom package uses TSOP as it is, but the top package has both a chip select pad and a / CS pin as well as NC pins at the time of its manufacture. Is electrically connected to the
자세하게, 도 2는 본 발명의 실시예에 따른 스택 패키지에서의 탑 패키지를 도시한 평면도로서, 도시된 바와 같이, 본 발명의 탑 패키지는 본딩 패드들(1a)이 상부면 중앙부에 일렬로 배열된 센터 패드형의 반도체 칩(1) 상에 상기 본딩 패드들(1a)의 양측으로 수 개의 리드, 즉, 핀들이 대칭되게 배치된 리드프레임(20)이 접착제(도시안됨)에 의해 부착되고, 상기 칩(1)의 각 본딩 패드들(1a)이 대응하는핀과 금속 와이어(6)에 의해 개별적으로 와이어 본딩된다.In detail, FIG. 2 is a plan view illustrating a top package in a stack package according to an exemplary embodiment of the present invention. As shown, the top package of the present invention includes bonding pads 1a arranged in a line at a center of an upper surface thereof. On the center pad-type semiconductor chip 1, a plurality of leads, i.e., a lead frame 20 in which pins are symmetrically arranged, are attached to both sides of the bonding pads 1a by an adhesive (not shown). Each bonding pad 1a of the chip 1 is individually wire bonded by the corresponding pin and the metal wire 6.
또한, 상기 본딩 패드들(1a)의 양측에 인접하여 배치된 핀 부분들의 상면에는 2개의 본딩부(26a,28a)(26b,28b)를 갖는 제1 및 제2플로팅 연결 바(floating interconnection bar : 30a,30b)가 각각 추가로 배치되며, 상기 칩(1)의 본딩 패드들(1a) 중에서 칩 선택 패드(2)는 기본적으로 /CS핀(11)과 와이어 본딩되며, 상기 제1 및 제2플로팅 연결 바들(30a, 30b)을 통해서, 예컨데, 15번, 36번 및 48번핀인 NC핀들(12,13,14)과도 모두 전기적으로 연결된다.In addition, first and second floating interconnection bars having two bonding portions 26a, 28a, 26b, and 28b on upper surfaces of the pin portions disposed adjacent to both sides of the bonding pads 1a: 30a and 30b are further disposed, and among the bonding pads 1a of the chip 1, the chip select pad 2 is basically wire-bonded with the / CS pin 11 and the first and second Through the floating connection bars 30a, 30b, for example, the pins 15, 36 and 48 are also electrically connected to the NC pins 12, 13 and 14, respectively.
도 3은 칩 선택 패드(2)와 /CS핀(11) 및 NC핀들(12,13,14)과의 전기적 연결 구조를 도시한 도면으로서, 도시된 바와 같이, 칩 선택 패드(2)는 대응하는 핀, 즉, /CS핀(11)과 와이어 본딩되며, 아울러, 상기 /CS핀(11)과의 사이에 배치된 제1플로팅 연결 바(30a)의 제1본딩부(26a)와도 와이어 본딩되고, 또한, 상기 /CS핀(11)과 반대측에 배치된 제2플로팅 연결 바(30b)의 제1본딩부(26b)와도 와이어 본딩된다. 게다가, 상기 제1플로팅 연결 바(30a)의 제2본딩부(28a)는 15번핀인 제1NC핀(12)과 와이어 본딩되고, 상기 제2플로팅 연결 바(30b)의 제1본딩부(26b)는 36번핀인 제2NC핀(13)과, 또, 제2본딩부(28b)는 48번핀인 제3NC핀(14)과 와이어 본딩된다.FIG. 3 shows the electrical connection structure between the chip select pad 2, the / CS pin 11, and the NC pins 12, 13, and 14, as shown in the drawing. The wire is bonded to the pin, that is, / CS pin 11, and the wire bonding with the first bonding portion 26a of the first floating connection bar 30a disposed between the / CS pin 11 and the In addition, the wire bonding is also performed with the first bonding portion 26b of the second floating connection bar 30b disposed on the side opposite to the / CS pin 11. In addition, the second bonding portion 28a of the first floating connection bar 30a is wire-bonded with the first NC pin 12, which is pin 15, and the first bonding portion 26b of the second floating connection bar 30b. ) Is wire-bonded with the 2nd NC pin 13 which is pin 36, and the 2nd bonding part 28b is the 3rd NC pin 14 which is pin 48.
여기서, 상기 제1 및 제2플로팅 연결 바(30a, 30b)는, 도 4에 도시된 바와 같이, 제1절연필름(22) 상에 Cu층으로 이루어진 전도성 라인(23)이 형성되고, 상기 전도성 라인(23)의 일측 및 타측단, 즉, 본딩부(26a,28b)(26b,28b)만을 노출시키도록 상기 전도성 라인(23) 및 제1절연필름(22) 상에 제2절연필름(24)이 형성된 구조이다. 또한, 상기 본딩부(26a,28a)(26b,28b)에는, 바람직하게, 전기적 접합 신뢰성 향상을 위해 Ni+Au 플레이팅(25)이 이루어진다.Here, the first and second floating connection bar (30a, 30b), as shown in Figure 4, a conductive line 23 made of a Cu layer is formed on the first insulating film 22, the conductive The second insulating film 24 on the conductive line 23 and the first insulating film 22 to expose only one side and the other end of the line 23, that is, the bonding portions 26a, 28b, 26b, 28b. ) Is formed. In addition, the bonding portions 26a and 28a and 26b and 28b are preferably made of Ni + Au plating 25 to improve electrical bonding reliability.
따라서, 칩 선택 패드(2)는 와이어 본딩을 통해 /CS핀(11)과 직접 전기적으로 연결됨은 물론, 금속 와이어(6), 제1플로팅 연결 바(30a)의 전도성 라인(23) 및 다른 금속 와이어(6)를 통해 제1NC핀(12)과 전기적으로 연결되고, 그리고, 금속 와이어(6)와 제2프로팅 연결 바(30b) 및 다른 금속 와이어(6)를 통해 제2NC핀(13)과도 전기적으로 연결되며, 또한, 금속 와이어(6), 제2플로팅 연결 바(30b)의 전도성 라인(23) 및 다른 금속 와이어(6)를 통해 제3NC핀(14)과 전기적으로 연결된다.Thus, the chip select pad 2 is directly electrically connected to the / CS pin 11 through wire bonding, as well as the metal wire 6, the conductive line 23 of the first floating connection bar 30a, and the other metal. The first NC pin 12 is electrically connected through the wire 6, and the second NC pin 13 is connected through the metal wire 6, the second coating connecting bar 30b, and the other metal wire 6. And is also electrically connected to the third NC pin 14 via the metal wire 6, the conductive line 23 of the second floating connection bar 30b and the other metal wire 6.
한편, 상기와 같은 구조를 갖는 본 발명의 탑 패키지에 있어서, 도시되지는 않았으나, 반도체 칩(1)과 이에 와이어 본딩된 핀 부분들 및 플로팅 연결 바(30a, 30b)를 포함한 공간적 영역은 에폭시 몰딩 컴파운드(Epoxy Molding Compound)와 같은 봉지제로 성형되어, 최종적인 구조를 갖게 된다.On the other hand, in the top package of the present invention having the structure as described above, although not shown, the spatial region including the semiconductor chip 1, the wire bonded to the pin portions and the floating connection bar (30a, 30b) is epoxy molding It is molded with an encapsulant such as an epoxy molding compound to have a final structure.
이와 같은 본 발명의 탑 패키지는 칩 선택 패드(2)가 /CS핀(11)은 물론, NC핀들(12,13,14)과도 모두 전기적으로 연결되는 구조를 갖기 때문에, 스택 패키지를 제조하기 스택시, /CS핀의 처리가 매우 용이하다.Since the top package of the present invention has a structure in which the chip select pad 2 is electrically connected to the / CS pins 11 as well as the NC pins 12, 13, and 14, the stack for manufacturing a stack package is manufactured. / CS pin is very easy to handle.
즉, 종래에는 탑 패키지에서의 /CS핀 처리를 위해, 연결 바 등을 이용해야 하며, 특히, /CS핀 처리는 그와 인접하는 NC핀으로만 전기적 연결이 가능할 뿐, 상기 /CS핀과 반대측에 배치되는 NC핀들과 전기적 연결은 곤란하였으며, 그래서, 상기 /CS핀 처리가 용이하지 못하였다. 반면, 본 발명의 탑 패키지는 그 제조시에 플로팅 연결 바를 이용하여 /CS핀은 물론 모든 NC핀들이 칩 선택 패드와 전기적 연결이 이루어지도록 하기 때문에, 스택 패키지의 제조시, 별도의 연결 바가 필요치 않으며, 또한, 본 발명에서는 3개의 NC핀들 중에서 어느 하나를 선택하면 되므로, /CS핀에 대한 처리가 상대적으로 용이하다.That is, conventionally, for the / CS pin processing in the top package, a connection bar or the like should be used. In particular, the / CS pin processing can only be electrically connected to the NC pin adjacent thereto, and the opposite side to the / CS pin. The electrical connection with the NC pins arranged in was difficult, so the / CS pin processing was not easy. On the other hand, the top package of the present invention uses the floating connection bar at the time of manufacturing, so that not only the / CS pin but also all the NC pins are electrically connected to the chip select pad, the manufacturing of the stack package does not require a separate connection bar. In addition, in the present invention, since any one of three NC pins may be selected, the / CS pin is relatively easy to process.
예컨데, 스택 패키지를 제조하기 위한 바텀 패키지와 탑 패키지의 스택시, 탑 패키지의 제1 내지 제3NC핀들 중에서 어느 하나, 예컨데, 15번핀은 그대로 두고, /CS핀과 제2 및 제3NC핀들을 절단해낸 상태로 연직 배치되는 바텀 및 탑 패키지의 핀들간을 일대일 접속시키게 되면, TSOP 구조의 바텀 패키지에서의 실질적인 /CS핀은 그 자체가 되지만, 탑 패키지에서는 15번핀인 제1NC핀이 실질적인 /CS핀이 된다.For example, when stacking a bottom package and a top package for manufacturing a stack package, any one of the first to third NC pins of the top package, for example, leaving pin 15 as it is, cutting the / CS pin and the second and third NC pins. When one-to-one connection is made between the pins of the bottom and top packages that are vertically arranged in a pulled out state, the actual / CS pin of the bottom package of the TSOP structure becomes itself, but the first NC pin, which is pin 15 of the top package, becomes the actual / CS pin. Becomes
그러므로, 본 발명의 스택 패키지는 /CS핀에 대한 처리가 종래의 그것 보다 용이하다. 또한, 별도의 연결 바가 사용되지 않는 것으로부터 리플로우, 즉, 열 공정의 생략을 통해 칩 손상의 유발을 억제시킬 수 있게 된다.Therefore, the stack package of the present invention is easier to process for the / CS pin than that of the conventional one. In addition, it is possible to suppress the occurrence of chip damage through the reflow, that is, the omission of the thermal process, since the separate connection bar is not used.
이상에서와 같이, 본 발명은 탑 패키지의 제조시에 /CS핀에 대한 처리를 미리 수행해줌으로써 스택시에 /CS핀 처리를 매우 용이하게 할 수 있으며, 패키지들간의 스택시에 리플로우 공정을 수행하지 않는 것으로부터 열 공정에 의한 칩 손상의 유발을 억제시킬 수 있다.As described above, the present invention can facilitate the / CS pin processing at the time of stacking by performing the processing on the / CS pin in advance at the time of manufacture of the top package, and perform the reflow process at the time of stacking between packages. By not doing so, the occurrence of chip damage due to the thermal process can be suppressed.
또한, /CS핀에 대한 처리 및 열에 의한 칩 손상 측면을 고려할 때, 종래에는 2개 정도의 패키지가 스택될 수 있지만, 본 발명의 경우에는 패키지의 스택시에 리플로우와 같은 열 공정이 수행되지 않으며, 또, /CS핀 처리가 용이하여 2개 이상의 패키지들을 스택할 수 있으며, 그래서, 보다 고용량의 반도체 모듈을 제공할 수 있다.In addition, in consideration of the chip damage due to the processing and the thermal processing of the / CS pin, conventionally, as many as two packages can be stacked, in the case of the present invention, thermal processing such as reflow is not performed during stacking of the package. In addition, the / CS pin processing is easy to stack two or more packages, thereby providing a higher capacity semiconductor module.
게다가, 스택 가능한 패키지의 수를 늘릴 수 있음에 따라, 실장 공간 사용율을 높일 수 있어, 핸드폰 등과 같이 경박단소화되는 전자기기의 제조에 매우 유리하게 적용할 수 있다.In addition, as the number of stackable packages can be increased, the use rate of the mounting space can be increased, and thus it can be very advantageously applied to the manufacture of light and small electronic devices such as mobile phones.
아울러, 본 발명의 경우, NC핀을 /CS핀으로 사용할 수 있기 때문에 인쇄회로기판의 설계를 용이하게 할 수 있다.In addition, in the present invention, since the NC pin can be used as / CS pin, it is possible to facilitate the design of the printed circuit board.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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Citations (5)
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|---|---|---|---|---|
| US4996587A (en) * | 1989-04-10 | 1991-02-26 | International Business Machines Corporation | Integrated semiconductor chip package |
| JPH0529525A (en) * | 1991-07-23 | 1993-02-05 | Mitsubishi Electric Corp | Semiconductor package |
| KR20000009367A (en) * | 1998-07-23 | 2000-02-15 | 강경석 | Semiconductor chip for laminated package and laminated packaging method of semiconductor chip |
| KR20000020223A (en) * | 1998-09-18 | 2000-04-15 | 강경석 | Laminated package of semiconductor chip |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996587A (en) * | 1989-04-10 | 1991-02-26 | International Business Machines Corporation | Integrated semiconductor chip package |
| JPH0529525A (en) * | 1991-07-23 | 1993-02-05 | Mitsubishi Electric Corp | Semiconductor package |
| KR20000009367A (en) * | 1998-07-23 | 2000-02-15 | 강경석 | Semiconductor chip for laminated package and laminated packaging method of semiconductor chip |
| KR20000020223A (en) * | 1998-09-18 | 2000-04-15 | 강경석 | Laminated package of semiconductor chip |
| KR20000021618A (en) * | 1998-09-30 | 2000-04-25 | 김영환 | Stack memory |
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