KR20050104960A - Chip stack package - Google Patents
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Abstract
본 발명은 전기적 특성을 향상시키고, 패키지의 두께를 감소시킬 수 있는 칩 스택 패키지(Chip Stack Package)를 개시한다. 개시된 본 발명의 칩 스택 패키지는, 상하 대칭적 구조를 이루도록 비아홀들이 형성되고, 상기 비아홀 벽면에 도전막이 형성된 하부 필름과 상부 필름이 상기 하부 필름 상에 상기 하부 필름의 비아홀을 막도록 형성된 금속패턴의 개재하에 합착되고, 상기 각 필름의 비아홀 내에 솔더페이스트가 충진되면서 상기 하부 필름의 단부에 위치한 비아홀 내에는 외부 회로에의 실장 수단인 바(Bar)가 함께 삽입된 구조의 기판 상하면 각각에 상기 솔더페이스트를 매개로 상부 칩과 하부 칩이 플립 칩 본딩된 것을 특징으로 한다. The present invention discloses a chip stack package capable of improving electrical characteristics and reducing the thickness of the package. The disclosed chip stack package includes a metal pattern in which via holes are formed to form a vertically symmetrical structure, and a lower film and an upper film on which a conductive film is formed on a wall of the via hole are formed so as to block via holes of the lower film on the lower film. The solder paste is bonded to and interposed between the upper and lower surfaces of the substrate having a structure in which a bar, which is a means for mounting to an external circuit, is inserted in the via hole positioned at the end of the lower film while the solder paste is filled in the via hole of each film. The upper chip and the lower chip is flip chip bonded through a.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 전기적 특성을 향상시키고, 패키지의 두께를 감소시키기 위한 칩 스택 패키지(Chip Stack Package)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a chip stack package for improving electrical characteristics and reducing thickness of a package.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and the mechanical and electrical reliability after mounting. I'm making it.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. In addition, as miniaturization of electric and electronic products and high performance is required, various technologies for providing a high capacity semiconductor module have been researched and developed. As a method for providing a high-capacity semiconductor module, there is an increase in the capacity of a memory chip, that is, a high integration of the memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip. Can be.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다. However, the high integration of such a memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는, 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다. The term "stack" in the semiconductor industry refers to stacking at least two or more semiconductor chips or semiconductor packages vertically. According to this stacking technology, for example, two 64M DRAMs can be stacked to form 128M DRAMs. In addition, two 128M DRAMs can be stacked to form 256M DRAMs. In addition, since the stack package has advantages in terms of increasing memory capacity, as well as efficiency of use of mounting density and mounting area, research and development on such a stack package is being accelerated.
도 1은 종래의 칩 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional chip stack package.
도시된 바와 같이, 센터(Center)에 본딩패드(11a)가 구비된 페이스-다운 타입(Face-down Type)의 하부 칩(Chip)(11)은 캐버티(Cavity : 12)를 구비한 기판(10) 상에 부착되어 있으며, 상기 하부 칩(11)의 본딩패드(11a)와 상기 기판(10)의 배선(미도시)은 상기 캐버티(12)를 통해 와이어 본딩(Wire Bonding)되고, 또한, 상기 하부 칩(11) 상에는 센터에 본딩패드(13a)가 구비된 페이스-업 타입(Face-up Type)의 상부 칩(13)이 부착되어 있으며, 상기 상부 칩(13) 상면에는 상기 상부 칩(13)의 본딩패드(13a)를 노출시키는 각각의 폴리이미드(PI) 재질의 절연필름(14)이 부착되어 있으며, 상기 상부 칩(13)의 본딩패드(11a)와 상기 절연필름(14)의 일측 단부가 와이어 본딩(Wire Bonding)되어 있고, 상기 절연필름(14)의 타측 단부과 상기 기판(11)의 배선이 와이어 본딩되어 있다. As shown, a face-down type lower chip 11 having a bonding pad 11a at a center may include a substrate having a cavity 12. 10 is attached to the bonding pad 11a of the lower chip 11 and the wiring (not shown) of the substrate 10, and are wire bonded through the cavity 12. In addition, an upper chip 13 of a face-up type having a bonding pad 13a at a center is attached to the lower chip 11, and the upper chip 13 is disposed on an upper surface of the upper chip 13. Each of the polyimide (PI) insulating films 14 exposing the bonding pads 13a of 13 is attached, and the bonding pads 11a of the upper chip 13 and the insulating film 14 are attached. One end of the wire bond is wire bonded, and the other end of the insulating film 14 and the wire of the substrate 11 are wire bonded.
또한, 상기 하부 및 상부 칩(11,13)과 본딩 와이어(15b, 15c)를 포함한 기판(10)의 상부와, 상기 본딩와이어(15a)를 포함한 기판 캐버티(12)는 봉지제(16)로 몰딩되며, 상기 기판(10) 하부면에는 패키지의 외부 접속 단자 역할을 하는 솔더 볼(17)들이 기판(10)의 배선과 전기적으로 연결되도록 부착된 구조로 이루어진다.In addition, the upper portion of the substrate 10 including the lower and upper chips 11 and 13 and the bonding wires 15b and 15c and the substrate cavity 12 including the bonding wire 15a are encapsulant 16. The solder ball 17 is formed on the lower surface of the substrate 10 to be electrically connected to the wiring of the substrate 10.
그러나, 이러한 구조를 갖는 종래의 칩 스택 패키지는 신호 전달 경로, 즉, 전기적 경로(Path)가 길어 신호 전달 속도가 느려지는 등의 전기적 특성이 저하되는 문제점이 있다.However, the conventional chip stack package having such a structure has a problem in that electrical characteristics such as a signal transmission path, that is, a long electrical path is reduced, resulting in a slow signal transmission speed.
도 2는 종래의 다른 스택 패키지를 도시한 단면도이다. 2 is a cross-sectional view showing another conventional stack package.
도시된 바와 같이, 2개의 패키지(20a, 20b)가 상, 하로 배치되어 있으며, 그리고, 상기 연직으로 배치된 각 패키지의 리드(21a, 21b)들은 전기적으로 상호 접속된다. 이때, 도 2에서 미설명된 도면부호 22a 및 22b는 칩, 23a 및 23b는 본딩 와이어, 그리고, 24a 및 24b는 봉지제를 나타낸 것이다. As shown, two packages 20a and 20b are arranged up and down, and the leads 21a and 21b of each vertically arranged package are electrically interconnected. In this case, reference numerals 22a and 22b which are not described in FIG. 2 denote chips, 23a and 23b denote bonding wires, and 24a and 24b denote encapsulants.
그러나, 이러한 구조를 갖는 종래의 다른 스택 패키지는 LOC(Lead On Chip) 타입의 패키지들을 단순 스택하여 제조하므로, 도 1에 도시된 칩 스택 패키지와 비교해서 구조적으로 단순하고, 그래서, 용이하게 제조할 수 있다는 잇점이 있으나, 패키지의 전체 두께가 두껍다는 문제점이 있다. However, another conventional stack package having such a structure is manufactured by simply stacking a lead on chip (LOC) type package, which is structurally simple compared to the chip stack package shown in FIG. There is an advantage in that it can be, but there is a problem that the overall thickness of the package is thick.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 신호 전달 경로, 즉 전기적 경로(Path)를 줄이면서 패키지의 전체 두께를 감소시킬 수 있는 칩 스택 패키지를 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a chip stack package capable of reducing the overall thickness of a package while reducing a signal transmission path, that is, an electrical path.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 칩 스택 패키지는, 상하 대칭적 구조를 이루도록 비아홀들이 형성되고, 상기 비아홀 벽면에 도전막이 형성된 하부 필름과 상부 필름이 상기 하부 필름 상에 상기 하부 필름의 비아홀을 막도록 형성된 금속패턴의 개재하에 합착되고, 상기 각 필름의 비아홀 내에 솔더페이스트가 충진되면서 상기 하부 필름의 단부에 위치한 비아홀 내에는 외부 회로에의 실장 수단인 바(Bar)가 함께 삽입된 구조의 기판 상하면 각각에 상기 솔더페이스트를 매개로 상부 칩과 하부 칩이 플립 칩 본딩된 것을 특징으로 한다. In the chip stack package according to the embodiment of the present invention for achieving the above object, via holes are formed to form a vertically symmetrical structure, and a lower film and an upper film having a conductive film formed on a wall of the via hole are formed on the lower film. It is bonded under the interposition of the metal pattern formed to block the via holes of the lower film, and the solder paste is filled in the via holes of the respective films, and a bar, which is a means for mounting to an external circuit, is included in the via hole located at the end of the lower film. The upper chip and the lower chip are flip chip bonded on the upper and lower surfaces of the inserted structure through the solder paste.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a chip stack package according to an exemplary embodiment of the present invention.
도시된 바와 같이, 본 발명의 칩 스택 패키지는 상하 대칭적 구조를 이루도록 비아홀(Via Hole)들(31a, 32a)이 형성되고, 상기 비아홀(31a, 32a)들의 벽면에 비전해 도금법에 의한 도전막(미도시)이 형성된 상부 필름(31)과 하부 필름(32)이 상기 하부 필름(32) 상에 상기 하부 필름(32)의 비아홀(32a)을 막도록 형성된 금속패턴(37)의 개재하에 합착되고, 상기 각 필름(31, 32)의 비아홀(31a, 32a) 내에 솔더페이스트(Solder Paste)(34a, 34b)가 충진되면서 상기 하부 필름(32)의 단부에 위치한 비아홀(32a) 내에는 외부 회로, 예컨대 PCB(Printed Circuit Board)(39)에의 실장 수단인 바(Bar)(38)가 함께 삽입된 구조의 기판(33) 상하면 각각에 상기 솔더페이스트(34a, 34b)를 매개로 상부 칩(Chip)(35)과 하부 칩(36)이 플립 칩 본딩(Flip Chip Bonding)된 구조로 이루어진다. As shown, in the chip stack package of the present invention, via holes 31a and 32a are formed to form a vertically symmetrical structure, and a conductive film is formed on the walls of the via holes 31a and 32a by an electroless plating method. The upper film 31 and the lower film 32 (not shown) formed on the lower film 32 are bonded together through the metal pattern 37 formed to block the via holes 32a of the lower film 32. The solder pastes 34a and 34b are filled in the via holes 31a and 32a of the respective films 31 and 32, and an external circuit is formed in the via holes 32a positioned at the ends of the lower film 32. For example, an upper chip may be formed on the upper and lower surfaces of the substrate 33 having a structure in which a bar 38, which is a mounting means on a printed circuit board (PCB) 39, is inserted together, respectively, through the solder pastes 34a and 34b. ) 35 and the lower chip 36 have a flip chip bonded structure.
즉, 상기 기판(33) 상면에는 상기 상부 칩(35)이 그의 본딩패드(Bonding Pad)(35a)와 상기 솔더페이스트(34a)가 전기적으로 상호 연결되도록 플립 칩 본딩되며, 상기 기판(33) 하면에는 상기 하부 칩(36)이 그의 본딩패드(36a)와 상기 솔더페이스트(34b)가 전기적으로 상호 연결되도록 플립 칩 본딩된다. That is, the upper chip 35 is flip chip bonded on the upper surface of the substrate 33 such that its bonding pad 35a and the solder paste 34a are electrically connected to each other. The lower chip 36 is flip chip bonded so that its bonding pads 36a and the solder paste 34b are electrically interconnected.
여기서, 상기 상부 필름(31)과 하부 필름(32) 사이에 개재된 상기 금속패턴(37)은 구리(Cu)로 이루어지며, 이는, 상기 비아홀들(31a, 32a)을 충진시키는 상기 솔더페이스트(34a, 34b)가 각각 반대쪽 필름으로 흘러나가는 것을 방지해주는 역할을 한다. Here, the metal pattern 37 interposed between the upper film 31 and the lower film 32 is made of copper (Cu), which is the solder paste filling the via holes 31a and 32a ( 34a, 34b) respectively prevents the outflow to the opposite film.
한편, 상기 기판(33)의 상기 비아홀들(31a, 32a)을 통해 상부 칩(35)과 하부 칩(36)이 직접 전기적으로 연결되므로, 전기적인 경로(Path)가 감소된다. 또한, 상기 기판(33) 상하면 각각에 상기 솔더페이스트(34a, 34b)를 매개로 상부 칩(Chip)(35)과 하부 칩(36)이 플립 칩 본딩(Flip Chip Bonding)되므로, 패키지의 집적도가 향상되어 패키지 전체의 두께가 감소되는 효과를 얻을 수 있다. Meanwhile, since the upper chip 35 and the lower chip 36 are directly electrically connected through the via holes 31a and 32a of the substrate 33, an electrical path is reduced. In addition, since the upper chip 35 and the lower chip 36 are flip chip bonded on the upper and lower surfaces of the substrate 33 through the solder pastes 34a and 34b, the degree of integration of the package is increased. It is possible to obtain an effect of reducing the thickness of the entire package.
상기와 같은 구조를 갖는 본 발명의 칩 스택 패키지를 다층으로 스택(Stack)시키면, 패키지(Package)의 용량을 극대화 시킬 수 있다. By stacking the chip stack package of the present invention having the structure as described above in multiple layers, the capacity of the package can be maximized.
도 4는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도이다. 4 is a cross-sectional view illustrating a stack package according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 스택 패키지는, 도 3에 도시된 칩 스택 패키지가 그의 기판(33) 단부에 위치하는 솔더페이스트들(34a, 34b)에 삽입된 바(Bar)(38)와 접착제(40)를 매개로 수직 적층된 구조로 이루어진다. 이때, 상기 바(38)를 통해 각각의 칩 스택 패키지가 전기적으로 상호 연결되며, 이러한 구조를 갖는 스택 패키지는 패키지의 용량을 극대화시키는 효과를 얻을 수 있다. As shown, the stack package of the present invention is characterized in that the chip stack package shown in FIG. 3 has a bar 38 and an adhesive inserted into solder pastes 34a and 34b positioned at the end of the substrate 33 thereof. It consists of a vertically stacked structure via (40). At this time, each chip stack package is electrically interconnected through the bar 38, and a stack package having such a structure may maximize the capacity of the package.
이상에서와 같이, 본 발명은 기판의 비아홀들을 통해 상부 칩과 하부 칩을 직접 전기적으로 연결시킴으로써, 전기적인 경로(Path)를 감소시킬 수 있다. 이에, 신호 전달 속도를 증가시켜 전기적 특성을 향상시킬 수 있다. As described above, the present invention can reduce the electrical path by directly connecting the upper chip and the lower chip through the via holes of the substrate. As a result, an electrical characteristic may be improved by increasing a signal transmission speed.
또한, 본 발명은 상기 기판 상하면 각각에 솔더페이스트를 매개로 상부 칩과 하부칩을 플립 칩 본딩(Flip Chip Bonding)시킴으로써, 패키지의 집적도를 향상시켜 패키지 전체의 두께를 감소시킬 수 있다. In addition, the present invention by flip chip bonding the upper chip and the lower chip through the solder paste on the upper and lower surfaces of the substrate, it is possible to improve the integration degree of the package to reduce the overall thickness of the package.
게다가, 본 발명의 칩 스택 패키지를 다층으로 스택(Stack)시키면, 패키지의 용량을 극대화 시킬 수 있다. In addition, when the chip stack package of the present invention is stacked in multiple layers, the capacity of the package may be maximized.
도 1은 종래의 칩 스택 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional chip stack package.
도 2는 종래의 스택 패키지를 도시한 단면도.2 is a cross-sectional view showing a conventional stack package.
도 3은 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도.3 is a cross-sectional view illustrating a chip stack package according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.4 is a cross-sectional view illustrating a stack package according to an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
31 : 상부 필름 32 : 하부 필름31: upper film 32: lower film
31a, 32a : 비아홀 33 : 기판 31a and 32a: Via hole 33: Substrate
34a, 34b : 솔더페이스트 35 : 상부 칩34a, 34b: solder paste 35: upper chip
36 : 하부 칩 35a, 36a : 본딩패드36: lower chip 35a, 36a: bonding pad
37 : 금속패턴 38 : 바 37: metal pattern 38: bar
39 : PCB39: PCB
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773331B1 (en) * | 2006-03-29 | 2007-11-05 | 삼성전기주식회사 | Substrate for mounting flip chip and the manufacturing method thereof |
| US7663217B2 (en) | 2006-11-15 | 2010-02-16 | Samsung Electronics Co., Ltd. | Semiconductor device package |
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2004
- 2004-04-30 KR KR1020040030432A patent/KR20050104960A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |