KR20060074142A - Stack package - Google Patents

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Abstract

본 발명은 와이어 스위핑(Wire Sweeping) 현상을 방지할 수 있는 멀티 칩 패키지를 개시한다. 개시된 본 발명은, 회로패턴 및 중앙부에 캐버티(cavity)를 구비하며, 하부면에 볼 랜드를 구비한 제1기판; 상기 제1기판 상에 페이스 다운 타입으로 부착된 센터 패드형 제1반도체 칩; 상기 제1기판의 캐버티를 관통하여 제1기판의 회로패턴과 제1반도체 칩의 본딩패드를 전기적으로 연결시키는 제1금속와이어; 상기 제1반도체 칩 상에 부착된 센터 패드형 제2반도체 칩; 상기 제2반도체 칩 상에 부착되며, 회로패턴 및 중앙부에 캐버티를 구비한 제2기판; 상기 제2기판의 캐버티를 관통하여 제2기판의 회로패턴과 제2반도체 칩의 본딩패드를 전기적으로 연결시키는 제2금속와이어; 상기 제1기판과 제2기판 사이에 개재되어 제1기판의 회로패턴과 제2기판의 회로패턴간을 전기적으로 연결시키는 연결부재; 상기 제1 및 제2 반도체 칩과 제2기판을 포함한 제1기판의 상부면을 밀봉하는 봉지제; 및 상기 제1기판의 볼 랜드 상에 부착된 솔더 볼;을 포함한다.The present invention discloses a multi-chip package capable of preventing wire sweeping. Disclosed is a first substrate having a circuit pattern and a cavity at a central portion thereof and having a ball land at a lower surface thereof; A center pad type first semiconductor chip attached to the first substrate in a face down type; A first metal wire penetrating the cavity of the first substrate to electrically connect the circuit pattern of the first substrate and the bonding pad of the first semiconductor chip; A center pad type second semiconductor chip attached to the first semiconductor chip; A second substrate attached to the second semiconductor chip and having a circuit pattern and a cavity at a center thereof; A second metal wire penetrating the cavity of the second substrate to electrically connect the circuit pattern of the second substrate and the bonding pad of the second semiconductor chip; A connection member interposed between the first substrate and the second substrate to electrically connect the circuit pattern of the first substrate and the circuit pattern of the second substrate; An encapsulant for sealing an upper surface of the first substrate including the first and second semiconductor chips and the second substrate; And a solder ball attached to a ball land of the first substrate.

Description

스택 패키지{Stack Package}Stack Package

도 1은 종래 스택 패키지를 설명하기 위한 도면.1 is a view for explaining a conventional stack package.

도 2는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위한 도면.2 is a view for explaining a stack package according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 스택 패키지를 설명하기 위한 도면.3 is a view for explaining a stack package according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 제1기판 21a, 31a : 회로패턴21: first substrate 21a, 31a: circuit pattern

22 : 제1반도체 칩 23, 33 : 본딩패드22: first semiconductor chip 23, 33: bonding pad

24 : 제1금속와이어 31 : 제2기판24: first metal wire 31: second substrate

32 : 제2반도체 칩 34 : 제2금속와이어32: second semiconductor chip 34: second metal wire

40 : 연결부재 50 : 봉지제40: connecting member 50: sealing agent

60 : 솔더볼60: solder ball

본 발명은 스택 패키지(Stack Package)에 관한 것으로, 특히, 와이어 스위핑(Wire Sweeping) 현상을 방지할 수 있는 스택 패키지에 관한 것이다. The present invention relates to a stack package, and more particularly, to a stack package that can prevent a wire sweeping phenomenon.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실 장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits continues to evolve to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and the mechanical and electrical reliability after mounting. I'm making it.

또한, 전기 및 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 즉, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.In addition, as high performance is required along with miniaturization of electric and electronic products, various technologies for providing a high capacity semiconductor module have been researched and developed. As a method for providing a high capacity semiconductor module, there is an increase in the capacity of the memory chip, that is, high integration of the memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip. have. However, such high integration of the memory chip requires a high level of technology and a lot of development time, such as requiring a precise fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는 반도체 패키지를 수직으로 쌓아 올린 것으로서, 이러한 스택 기술에 의하면, 예를 들어 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또한, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 따라서, 스택 패키지는 메모리 용량 증대와 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화 되고 있는 실정이다.The term "stack" in the semiconductor industry refers to stacking at least two or more semiconductor chips or semiconductor packages vertically. According to this stacking technology, for example, two 64M DRAMs can be stacked to form 128M DRAMs. In addition, two 128M DRAMs can be stacked to form 256M DRAMs. Therefore, since the stack package has advantages in terms of increasing memory capacity and efficiency in using the mounting density and the mounting area, research and development on such a stack package is being accelerated.

도 1은 종래 스택 패키지를 설명하기 위한 도면이다.1 is a view for explaining a conventional stack package.

도 1에 도시된 바와 같이, 중앙부에 캐비티(Cavity)를 구비한 기판(1) 상에 센터 패드형 제1반도체 칩(3)이 부착되고, 제1금속와이어(7)를 통해 제1반도체 칩(3)의 본딩패드(5)와 기판(1)의 금속배선을 전기적으로 연결한다. 상기 제1반도체 칩(3) 상에 접착제(13)를 매개로 하여 제2반도체 칩(9)이 부착되고, 제2금속와이어(15)를 통해 제2반도체 칩(9)의 본딩패드(11)와 기판(1)의 금속배선을 전기적으로 연결한다. 상기 제2금속와이어(15)와 제2반도체 칩(9)의 상부면이 패키지 몰드(17)에 의하여 밀봉되고, 상기 기판(1)의 금속배선의 볼 랜드에 외부접속 단자인 솔더 볼(19)이 부착된다. As shown in FIG. 1, a center pad-type first semiconductor chip 3 is attached to a substrate 1 having a cavity at a central portion thereof, and the first semiconductor chip is attached through a first metal wire 7. The bonding pad 5 of (3) and the metal wiring of the board | substrate 1 are electrically connected. The second semiconductor chip 9 is attached to the first semiconductor chip 3 through the adhesive 13, and the bonding pad 11 of the second semiconductor chip 9 is attached through the second metal wire 15. ) And the metallization of the substrate 1 are electrically connected. The upper surfaces of the second metal wire 15 and the second semiconductor chip 9 are sealed by the package mold 17 and solder balls 19 which are external connection terminals on the ball lands of the metal wiring of the substrate 1. ) Is attached.

그러나, 도 1에 도시된 바와 같이, 센터 패드형 반도체 칩을 페이스 다운/업 타입으로 패키지 하는 경우, 제2반도체 칩의 본딩 패드와 기판의 금속배선을 전기적으로 연결하는 금속와이어를 길게 형성해야 한다. 이로 인해, 금속와이어의 중간부분이 좌우로 휘는 와이어 스위핑(Wire Sweeping) 현상이 나타나게 된다. 이를 해결하기 위해 와이어 본딩 후 금속와이어 부분을 코팅(Coating)하는 경우도 있으나, 공정상 신뢰성이 저하되는 문제점을 갖고 있다.However, as shown in FIG. 1, when the center pad semiconductor chip is packaged in a face down / up type, a metal wire electrically connecting the bonding pad of the second semiconductor chip and the metal wiring of the substrate should be formed long. . As a result, a wire sweeping phenomenon in which the middle portion of the metal wire bends left and right appears. In order to solve this problem, the metal wire part may be coated after wire bonding, but there is a problem in that reliability is lowered in the process.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 와이어 스위핑 현상을 방지할 수 있는 스택 패키지를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a stack package capable of preventing the wire sweeping phenomenon as devised to solve the above problems.

상기와 같은 목적을 달성하기 위한 본 발명은, 회로패턴 및 중앙부에 캐버티(cavity)를 구비하며, 하부면에 볼 랜드를 구비한 제1기판; 상기 제1기판 상에 페이스 다운 타입으로 부착된 센터 패드형 제1반도체 칩; 상기 제1기판의 캐버티를 관통하여 제1기판의 회로패턴과 제1반도체 칩의 본딩패드를 전기적으로 연결시키는 제1금속와이어; 상기 제1반도체 칩 상에 부착된 센터 패드형 제2반도체 칩; 상기 제2반도체 칩 상에 부착되며, 회로패턴 및 중앙부에 캐버티를 구비한 제2기판; 상기 제2기판의 캐버티를 관통하여 제2기판의 회로패턴과 제2반도체 칩의 본딩패드를 전기적으로 연결시키는 제2금속와이어; 상기 제1기판과 제2기판 사이에 개재되어 제1기판의 회로패턴과 제2기판의 회로패턴간을 전기적으로 연결시키는 연결부재; 상기 제1 및 제2 반도체 칩과 제2기판을 포함한 제1기판의 상부면을 밀봉하는 봉지제; 및 상기 제1기판의 볼 랜드 상에 부착된 솔더 볼;을 포함한다.The present invention for achieving the above object, the circuit pattern and the cavity at the center (cavity), the first substrate having a ball land on the lower surface; A center pad type first semiconductor chip attached to the first substrate in a face down type; A first metal wire penetrating the cavity of the first substrate to electrically connect the circuit pattern of the first substrate and the bonding pad of the first semiconductor chip; A center pad type second semiconductor chip attached to the first semiconductor chip; A second substrate attached to the second semiconductor chip and having a circuit pattern and a cavity at a center thereof; A second metal wire penetrating the cavity of the second substrate to electrically connect the circuit pattern of the second substrate and the bonding pad of the second semiconductor chip; A connection member interposed between the first substrate and the second substrate to electrically connect the circuit pattern of the first substrate and the circuit pattern of the second substrate; An encapsulant for sealing an upper surface of the first substrate including the first and second semiconductor chips and the second substrate; And a solder ball attached to a ball land of the first substrate.

상기 연결부재는 구리 로드(Cu rod) 또는 솔더 볼을 사용한다.The connecting member uses a copper rod or a solder ball.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위한 도면이다.2 is a view for explaining a stack package according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 회로패턴(21a) 및 중앙부에 캐버티(cavity)를 구비하며, 하부면에 볼 랜드를 구비한 제1기판(21)을 제공한다. 상기 제1기판(21) 상에 페이스 다운 타입으로 센터 패드형의 제1반도체 칩(22)이 부착되며, 상기 제1금속와이어(24)는 상기 제1기판(21)의 캐버티를 관통하여 제1기판(21)의 회로패턴(21a)과 제1반도체 칩(22)의 본딩패드(23)를 전기적으로 연결시킨다. 상기 제1반도체 칩(22) 상에 센터 패드형 제2반도체 칩(32)이 부착되며, 제2반도체 칩(32) 상에 회로패턴(31a) 및 중앙부에 캐버티를 구비한 제2기판(31)이 부착된다. 상기 제2금 속와이어(34)는 제2기판(31)의 캐버티를 관통하여 제2기판(31)의 회로패턴(31a)과 제2반도체 칩(32)의 본딩패드(33)를 전기적으로 연결시킨다. 상기 제1 및 제2 반도체 칩(22, 32)과 제2기판(31)을 포함한 제1기판(21)의 상부면이 봉지제에 의해 밀봉되고, 상기 제1기판(21)의 볼 랜드 상에 솔더 볼(60)이 부착된다.As shown in FIG. 2, a first substrate 21 having a cavity at a lower portion of the circuit pattern 21a and a center is provided. The first semiconductor chip 22 of the center pad type is attached to the first substrate 21 as a face down type, and the first metal wire 24 penetrates through the cavity of the first substrate 21. The circuit pattern 21a of the first substrate 21 and the bonding pad 23 of the first semiconductor chip 22 are electrically connected to each other. A second pad having a center pad type second semiconductor chip 32 attached to the first semiconductor chip 22 and having a cavity at the center and a circuit pattern 31a on the second semiconductor chip 32 ( 31) is attached. The second metal inner wire 34 penetrates the cavity of the second substrate 31 to electrically connect the circuit pattern 31a of the second substrate 31 and the bonding pad 33 of the second semiconductor chip 32. Connect it. An upper surface of the first substrate 21 including the first and second semiconductor chips 22 and 32 and the second substrate 31 is sealed by an encapsulant and formed on the ball land of the first substrate 21. The solder ball 60 is attached to it.

본 발명에서는 금속와이어의 스위핑 현상을 방지하기 위해 반도체 칩의 본딩패드와 기판을 전기적으로 연결하는 와이어 본딩을 실시하지 않고, 상기 제1기판(21)의 회로패턴(21a)과 제2기판(31)의 회로패턴(31a)간을 전기적으로 연결하도록 연결부재(40)를 사용한다. 이때, 상기 연결부재(40)는 구리 로드(Cu rod)를 사용한다.In the present invention, the circuit pattern 21a of the first substrate 21 and the second substrate 31 of the first substrate 21 are not wire-bonded to prevent the sweeping phenomenon of the metal wires. The connecting member 40 is used to electrically connect the circuit patterns 31a of the < RTI ID = 0.0 > At this time, the connection member 40 uses a copper rod (Cu rod).

도 3은 본 발명의 다른 실시예에 따른 스택 패키지를 설명하기 위한 도면으로서, 상기 제1기판(21)의 회로패턴(21a)과 제2기판(31)의 회로패턴(31a)간을 솔더 볼(70)을 사용하여 전기적으로 연결시킬 수 있다.3 is a view illustrating a stack package according to another embodiment of the present invention, wherein a solder ball is formed between a circuit pattern 21a of the first substrate 21 and a circuit pattern 31a of the second substrate 31. 70 can be used for electrical connection.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명은 반도체 칩의 본딩 패드와 기판의 금속배선을 전기적으로 연결하는 금속와이어를 길게 형성해야 하는 종래 공정과 달리, 제1기판과 제2기판 간을 구리 로드 또는 솔더 볼을 사용하여 전기적으로 연결함으로써 금속와 이어의 길이를 짧게 형성할 수 있어 와이어 스위핑 현상을 방지할 수 있다.As described above, according to the present invention, unlike the conventional process of forming a metal wire that electrically connects the bonding pad of the semiconductor chip and the metal wiring of the substrate, a copper rod or a solder ball is formed between the first substrate and the second substrate. By using an electrical connection to shorten the length of the metal and the ear can prevent the wire sweeping phenomenon.

또한, 금속와이어가 길이가 짧아짐에 따라 패키지의 전기적 특성을 향상시켜 패키지의 신뢰성을 향상시킬 수 있다.In addition, as the length of the metal wire is shortened, the electrical characteristics of the package may be improved to improve the reliability of the package.

Claims (2)

회로패턴 및 중앙부에 캐버티(cavity)를 구비하며, 하부면에 볼 랜드를 구비한 제1기판; A first substrate having a circuit pattern and a cavity at a center thereof, and having a ball land at a lower surface thereof; 상기 제1기판 상에 페이스 다운 타입으로 부착된 센터 패드형 제1반도체 칩; A center pad type first semiconductor chip attached to the first substrate in a face down type; 상기 제1기판의 캐버티를 관통하여 제1기판의 회로패턴과 제1반도체 칩의 본딩패드를 전기적으로 연결시키는 제1금속와이어; A first metal wire penetrating the cavity of the first substrate to electrically connect the circuit pattern of the first substrate and the bonding pad of the first semiconductor chip; 상기 제1반도체 칩 상에 부착된 센터 패드형 제2반도체 칩; A center pad type second semiconductor chip attached to the first semiconductor chip; 상기 제2반도체 칩 상에 부착되며, 회로패턴 및 중앙부에 캐버티를 구비한 제2기판; A second substrate attached to the second semiconductor chip and having a circuit pattern and a cavity at a center thereof; 상기 제2기판의 캐버티를 관통하여 제2기판의 회로패턴과 제2반도체 칩의 본딩패드를 전기적으로 연결시키는 제2금속와이어; A second metal wire penetrating the cavity of the second substrate to electrically connect the circuit pattern of the second substrate and the bonding pad of the second semiconductor chip; 상기 제1기판과 제2기판 사이에 개재되어 제1기판의 회로패턴과 제2기판의 회로패턴간을 전기적으로 연결시키는 연결부재; A connection member interposed between the first substrate and the second substrate to electrically connect the circuit pattern of the first substrate and the circuit pattern of the second substrate; 상기 제1 및 제2 반도체 칩과 제2기판을 포함한 제1기판의 상부면을 밀봉하는 봉지제; 및 An encapsulant for sealing an upper surface of the first substrate including the first and second semiconductor chips and the second substrate; And 상기 제1기판의 볼 랜드 상에 부착된 솔더 볼;을 포함하는 것을 특징으로 하는 스택 패키지.And a solder ball attached to the ball land of the first substrate. 제 1 항에 있어서, 상기 연결부재는 구리 로드(Cu rod) 또는 솔더 볼인 것을 특징으로 하는 스택 패키지.The stack package of claim 1, wherein the connection member is a copper rod or a solder ball.
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KR101132304B1 (en) * 2010-05-06 2012-04-05 주식회사 하이닉스반도체 Semiconductor package and method for fabricating the same

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