KR100368968B1 - Stack type package - Google Patents
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Abstract
본 발명은 스택형 패키지를 개시한다. 개시된 본 발명은, 밑면 외곽을 따라 본드 패드들이 배치된 반도체 칩; 상기 반도체 칩이 수용될 정도의 내부 공간을 갖는 절연 물질로 이루어진 직사각형 틀 형상을 몸체부로서, 그의 내벽 하부로부터는 상기 반도체 칩의 밑면 외곽이 안치되는 안치면이 안쪽을 향해 형성되고, 상기 안치면의 상부에는 상기 반도체 칩의 본드 패드들과 각각 전기적으로 접속하기 위한 금속 배선들이 형성되고, 상기 몸체부의 윗면과 밑면에 상기 금속 배선들과 내부적으로 연결된 적층단자와 외부단자를 갖는 캐리어; 및 상기 반도체 칩의 밑면과 상기 안치면의 내벽간의 공간을 봉지하는 봉지제를 포함하고, 상기 안치면과 캐리어의 윗면간의 거리는 적어도 반도체 칩의 두께보다는 길거나 최소한 동일하고, 또한 상기 봉지제의 밑면도 적어도 캐리어의 밑면보다 돌출되지 않거나 최소한 동일 평면을 이루어서, 캐리어의 윗면에 형성된 적층 단자와 다른 캐리어의 밑면에 형성된 외부 단자가 서로 전기적으로 연결되는 것에 의해 적어도 2개 이상의 패키지가 스택형으로 구현되는 것을 특징으로 한다.The present invention discloses a stacked package. The disclosed invention includes a semiconductor chip having bond pads disposed along a bottom edge thereof; A rectangular frame shape made of an insulating material having an internal space that accommodates the semiconductor chip is used as a body part. An inner surface of which is formed on the bottom of the semiconductor chip is formed inward from a lower portion of the inner wall thereof. A carrier having metal wirings for electrically connecting to bond pads of the semiconductor chip, respectively, and having laminated and external terminals internally connected to the metal wires on the top and bottom of the body part; And an encapsulant for encapsulating a space between an underside of the semiconductor chip and an inner wall of the enclosed surface, wherein a distance between the encased surface and the upper surface of the carrier is at least equal to or longer than the thickness of the semiconductor chip, and also the underside of the encapsulant. At least two or more packages are implemented in a stack form by at least two protrusions or at least coplanar surfaces, wherein the laminated terminals formed on the upper surface of the carrier and the external terminals formed on the lower surface of the other carrier are electrically connected to each other. It features.
Description
본 발명은 스택형 패키지에 관한 것으로서, 보다 구체적으로는 적어도 2개 이상의 반도체 칩을 적층식으로 구성 가능한 스택형 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stacked package, and more particularly, to a stacked package in which at least two or more semiconductor chips can be stacked.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.Increasing capacity of memory chips is proceeding at a rapid pace. Currently, 128M DRAM is in mass production, and mass production of 256M DRAM is expected in the near future.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.As a method of increasing the capacity of a memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space of a semiconductor device is generally known. However, such a method requires precise fine line width. It requires a high level of technology and a lot of development time. Therefore, recently, a stacking technology that can achieve high integration in an easier way has been developed, and research on this has been actively conducted.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.In the semiconductor industry, stacking refers to a technology in which at least two or more semiconductor devices are stacked vertically to double the memory capacity. Such stacking, for example, stacks two 64M DRAM devices to form a 128M DRAM class. In addition, two 128M DRAM class devices can be stacked to form a 256M DRAM class.
상기와 같은 스택킹에 의한 패키지의 전형적인 2가지 예의 구조가 도 1 및 도 2에 도시되어 있다. 먼저, 도 1에 도시된 스택 패키지는 적층된 2개의 패키지 몸체(1a,1b)를 포함한다. 각 패키지 몸체(1a,1b)의 양측으로 리드 프레임의 아우터 리드(1c,1d)가 노출되어 있다. 상부 아우터 리드(1c)가 하부 아우터 리드(1d)의 중간에 본딩되어 있다.The structure of two typical examples of such a stacking package is shown in FIGS. 1 and 2. First, the stack package shown in FIG. 1 includes two stacked package bodies 1a and 1b. The outer leads 1c and 1d of the lead frame are exposed to both sides of each package body 1a and 1b. The upper outer lead 1c is bonded in the middle of the lower outer lead 1d.
한편, 도 2에 도시된 스택 패키지는 각 패키지 몸체(2a,2b)의 양측으로 짧게 돌출된 아우터 리드(2c,2d)를 갖는다. 상부 반도체 칩(2a)의 표면에 접착되어 패키지 몸체(2a,2b)의 양측을 따라 연장된 가이드 리드(2e)에 각 아우터 리드(2c,3d)가 접합되어 있다.Meanwhile, the stack package shown in FIG. 2 has outer leads 2c and 2d that protrude shortly to both sides of each package body 2a and 2b. The outer leads 2c and 3d are bonded to the guide leads 2e attached to the surface of the upper semiconductor chip 2a and extended along both sides of the package bodies 2a and 2b.
그러나, 도 1에 도시된 스택 패키지는 아우터 리드를 서로 다른 형상으로 성형해야 하는 공정상의 문제가 있다. 도 2에 도시된 패키지는 각 아우터 리드를 가이드 리드에 접합해야 하므로, 각각의 리드에 약간의 변형만 있어도 서로를 접합하기가 매우 곤란하다는 문제가 있다.However, the stack package shown in FIG. 1 has a process problem in that the outer lead must be molded into different shapes. Since the package shown in Fig. 2 has to bond each outer lead to the guide lead, there is a problem that it is very difficult to join each other even if only slight deformation is present in each lead.
또한, 각각의 종래 스택 패키지들은 돌출된 리드로 인하여 부피가 커지고 이에 따라 실장 높이가 높아지는 단점도 있다.In addition, each conventional stack package is disadvantageous in that it is bulky due to the protruding lid and thus the mounting height is high.
따라서, 본 발명은 종래의 스택 패키지들이 안고 있는 단점을 해소하기 위해 안출된 것으로서, 리드 사용을 배제하여 적층된 반도체 칩들간의 전기적 접속을 용이하게 하고, 아울러 크기를 줄이면서 실장 높이를 낮출 수 있는 스택형 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve the disadvantages of the conventional stack package, to facilitate the electrical connection between the stacked semiconductor chips by eliminating the use of leads, and also to reduce the mounting height while reducing the size The purpose is to provide a stackable package.
도 1 및 도 2는 종래의 스택 패키지의 2가지 유형을 나타낸 단면도.1 and 2 are cross-sectional views illustrating two types of conventional stack packages.
도 3 및 도 4는 본 발명에 따른 스택형 패키지에 적용되는 캐리어를 나타낸 상부 및 하부 사시도.3 and 4 are top and bottom perspective views showing a carrier applied to the stacked package according to the present invention.
도 5는 캐리어가 사용된 본 발명에 따른 스택형 패키지를 나타낸 단면도.5 is a cross-sectional view of a stacked package according to the present invention in which a carrier is used.
도 6은 도 5에 도시된 구조로 이루어진 2개의 패키지가 스택된 구조를 나타낸 단면도.Figure 6 is a cross-sectional view showing a structure in which two packages of the structure shown in Figure 5 stacked.
도 7은 도 6에 도시된 스택 패키지에 솔더 볼이 적용된 구조를 나타낸 단면도.FIG. 7 is a cross-sectional view illustrating a structure in which solder balls are applied to the stack package shown in FIG. 6.
도 8은 도 6에 도시된 스택 패키지에 방열판이 적용된 구조를 나타낸 단면도.8 is a cross-sectional view illustrating a structure in which a heat sink is applied to the stack package shown in FIG. 6.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 반도체 칩 11 ; 본드 패드10; Semiconductor chip 11; Bond pad
20 ; 캐리어 21 ; 안치면20; Carrier 21; If not
30 ; 금속 배선 40 ; 봉지제30; Metal wiring 40; Encapsulant
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 스택형 패키지는,밑면 외곽을 따라 본드 패드들이 배치된 반도체 칩;상기 반도체 칩이 수용될 정도의 내부 공간을 갖는 절연 물질로 이루어진 직사각형 틀 형상을 몸체부로서, 그의 내벽 하부로부터는 상기 반도체 칩의 밑면 외곽이 안치되는 안치면이 안쪽을 향해 형성되고, 상기 안치면의 상부에는 상기 반도체 칩의 본드 패드들과 각각 전기적으로 접속하기 위한 금속 배선들이 형성되고, 상기 몸체부의 윗면과 밑면에 상기 금속 배선들과 내부적으로 연결된 적층단자와 외부단자를 갖는 캐리어; 및상기 반도체 칩의 밑면과 상기 안치면의 내벽간의 공간을 봉지하는 봉지제를 포함하고, 상기 안치면과 캐리어의 윗면간의 거리는 적어도 반도체 칩의 두께보다는 길거나 최소한 동일하고, 또한 상기 봉지제의 밑면도 적어도 캐리어의 밑면보다 돌출되지 않거나 최소한 동일 평면을 이루어서, 캐리어의 윗면에 형성된 적층 단자와 다른 캐리어의 밑면에 형성된 외부 단자가 서로 전기적으로 연결되는 것에 의해 적어도 2개 이상의 패키지가 스택형으로 구현되는 것을 특징으로 한다.In order to achieve the above object, the stacked package according to the present invention, a semiconductor chip in which bond pads are disposed along the outer surface of the bottom; A rectangular frame shape made of an insulating material having an internal space to accommodate the semiconductor chip As a body portion, an inner surface of which the outer periphery of the bottom surface of the semiconductor chip is placed is formed inward from a lower portion of the inner wall thereof, and metal wires for electrically connecting the bond pads of the semiconductor chip to the upper portion of the surface of the semiconductor chip respectively. A carrier having a multilayer terminal and an external terminal formed on upper and lower surfaces of the body part and connected to the metal wires internally; And an encapsulant for encapsulating a space between a bottom surface of the semiconductor chip and an inner wall of the settled surface, wherein a distance between the settled surface and the top surface of the carrier is at least equal to or longer than the thickness of the semiconductor chip, and also the bottom surface of the encapsulant. At least two or more packages are implemented in a stack form by at least two protrusions or at least coplanar surfaces, wherein the laminated terminals formed on the upper surface of the carrier and the external terminals formed on the lower surface of the other carrier are electrically connected to each other. It features.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 3 및 도 4는 본 발명에 따른 스택형 패키지에 적용되는 캐리어를 나타낸 상부 및 하부 사시도이고, 도 5는 캐리어가 사용된 본 발명에 따른 스택형 패키지를 나타낸 단면도이고, 도 6은 도 5에 도시된 구조로 이루어진 2개의 패키지가 스택된 구조를 나타낸 단면도이며, 도 7은 도 6에 도시된 스택 패키지에 솔더 볼이 적용된 구조를 나타낸 단면도이고, 도 8은 도 6에 도시된 스택 패키지에 방열판이 적용된 구조를 나타낸 단면도이다.3 and 4 are top and bottom perspective views showing a carrier applied to the stacked package according to the present invention, FIG. 5 is a sectional view showing a stacked package according to the present invention in which a carrier is used, and FIG. 2 is a cross-sectional view illustrating a structure in which two packages having the illustrated structure are stacked, and FIG. 7 is a cross-sectional view illustrating a structure in which solder balls are applied to the stack package of FIG. 6, and FIG. 8 is a heat sink of the stack package of FIG. 6. This is a cross-sectional view showing the applied structure.
먼저, 본 발명에 따른 스택형 패키지에는 도 3 및 도 4에 도시된 캐리어(20)가 사용된다. 캐리어(20)는 절연 재질인 직사각틀 형상으로서, 그의 내벽 하부로부터 안쪽으로 안치면(21)이 형성된다. 안치면(21)은 후술되는 반도체 칩이 안치되는 면으로서, 특히 그로부터 캐리어(20) 표면간의 거리가 반도체 칩의 두께와 일치해야 된다. 또한, 캐리어(20)의 내부 공간 크기도 반도체 칩이 수용되어 유동되지 않을 정도가 된다. 바람직하게는, 반도체 칩의 외벽과 캐리어(20)의 내벽이 밀착되게 한다.First, the carrier 20 shown in FIGS. 3 and 4 is used in a stackable package according to the present invention. The carrier 20 is in the shape of a rectangular frame made of an insulating material, and a settled surface 21 is formed inward from a lower portion of the inner wall thereof. The mounting surface 21 is a surface on which the semiconductor chip to be described later is placed. In particular, the distance between the surfaces of the carriers 20 should match the thickness of the semiconductor chip. In addition, the internal space of the carrier 20 is also such that the semiconductor chip is accommodated and does not flow. Preferably, the outer wall of the semiconductor chip and the inner wall of the carrier 20 are brought into close contact.
한편, 도 3에 도시된 바와 같이, 금속 배선(30)이 캐리어(20)에 내장되는데, 그의 일단은 안치면(21)상에 배치된다. 안치면(21)에 배치된 금속 트레이스(30) 부분이 반도체 칩의 본드 패드와 접속되는 본딩 랜드가 된다. 한편, 금속 트레이스(30)의 타단은 2개로 분기되어 그중 하나는 캐리어(20)의 표면을 통해 노출된다. 나머지 하나는 도 4에 도시된 바와 같이, 캐리어(20)의 밑면을 통해 노출된다. 캐리어(20)의 표면을 통해 노출된 금속 배선(30) 부분이 적층 단자(32)가 되고, 밑면을 통해 노출된 금속 배선(30) 부분이 외부 접속 단자(33)가 된다.Meanwhile, as shown in FIG. 3, a metal wire 30 is embedded in the carrier 20, one end of which is disposed on the settling surface 21. A portion of the metal trace 30 disposed on the settling surface 21 becomes a bonding land connected to the bond pad of the semiconductor chip. On the other hand, the other end of the metal trace 30 is divided into two, one of which is exposed through the surface of the carrier 20. The other is exposed through the underside of the carrier 20, as shown in FIG. 4. The portion of the metal wiring 30 exposed through the surface of the carrier 20 becomes the laminated terminal 32, and the portion of the metal wiring 30 exposed through the bottom surface becomes the external connection terminal 33.
후술되겠지만, 외부 접속 단자(33)는 패키지가 실장되는 보드에 마운트되거나 또는 상기된 구조를 갖는 다른 패키지의 적층 단자에 마운트된다.As will be described later, the external connection terminal 33 is mounted on a board on which the package is mounted or on a laminated terminal of another package having the above-described structure.
계속해서, 도 5에 도시된 바와 같이, 반도체 칩(10)이 캐리어(20)의 내부 공간, 구체적으로는 안치면(21)의 상부 공간에 수용되어서, 그의 외곽을 따라 배치된 본드 패드(11)가 도전성 접착제(70)를 매개로 안치면(21)에 배치된 본딩 랜드(31)에 전기적으로 연결된다. 도 5에 도시된 바와 같이, 금속 배선(30)의 적층 단자(32)는 캐리어(20)의 표면을 통해 노출되어 있고, 외부 접속 단자(33)는 밑면을 통해 노출되어 있다. 외부 접속 단자(33)는 다른 수단이 없이 직접, 패키지가 실장되는 보드에 마운트될 수 있다.Subsequently, as shown in FIG. 5, the bond pad 11 is accommodated in an inner space of the carrier 20, specifically, in an upper space of the settled surface 21, and disposed along its outer periphery. ) Is electrically connected to the bonding land 31 disposed on the receiving surface 21 via the conductive adhesive 70. As shown in FIG. 5, the laminated terminal 32 of the metal wiring 30 is exposed through the surface of the carrier 20, and the external connection terminal 33 is exposed through the bottom surface. The external connection terminal 33 can be mounted directly on the board on which the package is mounted without any other means.
한편, 반도체 칩(10)의 밑면과 안치면(21)의 내벽이 이루는 공간은 봉지제(40)로 봉지되어서, 반도체 칩(10)이 그의 하부로부터 가해지는 외적 충격으로부터 보호받게 된다. 특히, 스택 구현을 위해, 적어도 봉지제(40)의 밑면은 캐리어(20)의 밑면으로부터 돌출되지 않고 동일 평면을 이루어야 한다.On the other hand, the space formed between the bottom surface of the semiconductor chip 10 and the inner wall of the settled surface 21 is sealed with the encapsulant 40, so that the semiconductor chip 10 is protected from the external impact applied from the lower portion thereof. In particular, for stack implementation, at least the underside of encapsulant 40 should be coplanar without protruding from the underside of carrier 20.
도 6은 도 5에 도시된 스택형 패키지 2개가 스택킹된 구조를 나타낸 단면도로서, 도시된 바와 같이 상부 반도체 칩(10')이 갖는 외부 접속 단자(33')와 하부 반도체 칩(10)이 갖는 적층 단자(32)가 전기적으로 연결되므로써, 2개의 패키지가가 스택형으로 구현된다. 즉, 종래에 사용되는 리드를 전혀 사용하지 않고도 2개의 패키지를 스택형으로 구성하는 것이 구현된다.FIG. 6 is a cross-sectional view illustrating a structure in which two stacked packages shown in FIG. 5 are stacked. As illustrated, the external connection terminal 33 ′ and the lower semiconductor chip 10 of the upper semiconductor chip 10 ′ may be formed. By having the laminated terminals 32 having electrical connections, the two packages are implemented in a stack. That is, two packages are stacked in a stack without using any leads used in the related art.
한편, 도 7은 스택 패키지와 보드간의 접합력 강화를 위해, 외부 접속 단자(33)에 솔더 볼(50)이 마운트된 스택 패키지를 도시하고 있다. 그리고, 도 8은 열발산 효과를 높이기 위해, 최상부에 배치된 반도체 칩(10')의 표면에 방열판(60)이 부착된 스택 패키지를 도시하고 있다.Meanwhile, FIG. 7 illustrates a stack package in which solder balls 50 are mounted on an external connection terminal 33 in order to enhance bonding strength between the stack package and the board. 8 illustrates a stack package in which a heat sink 60 is attached to a surface of the semiconductor chip 10 ′ disposed at the top thereof in order to increase the heat dissipation effect.
이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 칩이 캐리어에 수용되고, 캐리어에는 상하로 노출되는 금속 배선을 가지므로, 별도의 리드를 사용하지 않고도 용이하게 2개의 패키지를 스택형으로 구현할 수가 있게 된다.As described above, according to the present invention, since the semiconductor chip is accommodated in the carrier and the carrier has metal wirings exposed up and down, the two packages can be easily implemented in a stack without using a separate lead. .
특히, 반도체 칩과 봉지제가 캐리어로부터 돌출되지 않으므로, 봉지제의 돌출로 인해 패키지의 크기가 커지는 문제가 해소된다.In particular, since the semiconductor chip and the encapsulant do not protrude from the carrier, the problem that the size of the package increases due to the protruding of the encapsulant is solved.
이상에서는 본 발명에 의한 스택형 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above has been shown and described with respect to a preferred embodiment for implementing a stack-type package according to the present invention, the present invention is not limited to the above embodiment, without departing from the gist of the invention claimed in the claims below Anyone of ordinary skill in the art to which the present invention pertains may make various changes.
Claims (3)
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2000
- 2000-06-30 KR KR10-2000-0036715A patent/KR100368968B1/en not_active IP Right Cessation
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Legal Events
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