KR100376044B1 - 반도체 패키지의 솔더 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지의 솔더 및 이를 이용한 반도체 패키지 Download PDF

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Abstract

반도체 칩 또는 패키지와 기판과의 열팽창 차이에 의한 솔더 볼 또는 솔더 범프, 솔더 바 등의 사이에 발생되는 응력에 의한 솔더 재료에 발생되는 반복 크리이프 현상에 의한 연결부 수명 감소를 제작 비용의 증가없이 간단하게 완화시키기 위하여, 내부를 탄성 계수가 작은 유연한 고분자, 고분자와 무기물 재료의 혼합물 또는 금속으로 형성하고, 그 외부를 단층 또는 다층의 금속층으로 형성한 솔더 볼 또는 솔더 범프, 솔더 바를 이용하여 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판을 전기적으로 접속함으로써 별도의 공정 추가나 비용의 증가 없이 반도체 패키지의 실장 이후, 반복 열 응력에 의해 패키지와 이를 실장하는 기판, 패키지와 솔더 볼 또는 패키지를 실장하는 기판과 솔더 사이의 열팽창 계수 차이에 의한 솔더의 신뢰성 저하를 현저히 개선시킬 수 있다.

Description

반도체 패키지의 솔더 및 이를 이용한 반도체 패키지{SOLDER OF SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE UTILIZING THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지의 하면에 형성되어 패키지 내부의 회로와 패키지 외부의 회로를 연결시켜주는 솔더볼(solder ball) 또는 솔더 바(bar), 솔더 범프(bump) 및 이를 이용한 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩을 리드 프레임(lead frame)에 의하여 지지하고 이를 타부품(외부 기판)에 장착하여, 반도체 칩과 외부 기판을 연결하는 기능을 한다. 이러한 반도체 패키지는 반도체 칩과, 반도체 칩과 회로 기판의 연결 통로로 작용하는 리드를 가지는 리드 프레임과, 리드와 반도체 칩을 연결하는 본딩 와이어와, 반도체칩, 리드 프레임, 본딩 와이어를 밀봉하여 보호하는 밀봉 수지를 구비하여 이루어진다.
이와 같은 반도체 패키지는 그 구조나 기능에 따라 칩온보드(chip on board) 패키지, 볼 그리드 어레이(ball grid array, BGA) 패키지 등 여러 가지로 구분된다.
특히, 집적 회로 등에 사용되는 패키지의 한 종류로서 칩 크기와 같거나 약간 큰 패키지를 칩 스케일 패키지(chip scale package, CSP)라 부르며, 이들은 여러 종류가 있다. 칩 스케일 패키지는 칩 표면에 각 패드 간에 매우 가깝게 이웃하고 있는 본드 패드를 인쇄회로기판에 실장을 용이하게 하고, 또한 이들을 표준화시키기 위하여 본드 패드 위에 절연체를 입히고, 그 위에 전기적인 도선을 재배치시키며, 그 끝단에 패드를 만들고, 그 위에 솔더 볼을 얹어서 만든다. 또한, 칩과 그 크기가 같고, 그 면이 평면이고 사각이며, 그 한쪽에 범프라 불리는 작은 돌출부 또는 솔더 볼로 이루어진 것을 플립 칩(flip chip)이라고 한다. 이 범프는 칩의 회로와 인쇄회로기판 간의 전기적인 연결을 해 주는 기능을 갖고 있다.
그러면, 도 1 내지 도 6을 참조하여 종래 일반적인 반도체 패키지에 대해 설명한다.
도 1은 일반적인 칩 스케일 패키지(CSP)를 도시한 단면도로, 반도체 칩(1), 칩 패드(2), 밀봉 수지(3), 솔더 볼(4), 본딩 와이어(5) 및 솔더 볼(4)과 칩 패드(2)를 연결시켜주는 패키지 기판(6)으로 구성되어 있다.
이 패키지는 인쇄회로기판이나 기타 외부 기판 위에 실장시켜 반도체 칩(1)과 시스템, 또는 다른 부품 간의 전기적 신호를 연결시켜 주는 역할을 하며, 이 상태가 되어야만 비로소 부품으로서의 역할을 하게 된다. 이 칩 스케일 패키지는 인쇄회로기판 위에 솔더 볼(4)을 연결부로 실장하여 사용한다. 그리고, 반도체 칩(1)은 사용 도중에 발생되는 열에 의해 칩의 온도가 올라가게 되어 인쇄회로기판 및 패키지의 온도가 올라가게 되고, 어느 정도의 시간이 지나면 시스템 전체의 온도가 올라가게 된다.
이러한 칩 스케일 패키지를 구성하고 있는 각 재료의 열팽창 계수중 가장 중요하며 패키지 제품 전체의 열팽창 계수에 지배적인 영향을 미치는 반도체 칩(1)의 열팽창 계수는 약 2.7ppm/℃로 매우 낮은데 비해, 칩 스케일 패키지가 실장될 인쇄회로기판의 열팽창 계수는 약 15-20ppm/℃로 반도체 칩(1)과의 차이가 매우 클 뿐만 아니라 솔더 볼(4)의 열팽창 계수도 약 22ppm/℃로 반도체 칩(1)에 비해 매우 크다. 그리고, 반도체 칩(1)의 아래면에 위치되는 솔더 볼(4) 접속 부분의 열팽창 계수는 반도체 칩(1)의 열팽창 계수에 근접하게 되어, 패키지의 열에 의한 팽창은 인쇄회로기판의 열에 의한 팽창에 비해 매우 작게 된다.
이와 같이 패키지와 인쇄회로기판 사이의 열팽창 계수 차이에 의해 발생된 변형은 결국 솔더 볼(4)이 모두 흡수하게 되며, 솔더 볼(4) 변형이 매우 크게 걸리게 된다. 또한 솔더 볼(4)과 패키지 밑면과의 열팽창 계수 차에 의한 변형 또한 솔더 볼(4)에 상당히 걸리게 된다. 또한 솔더 볼(4)의 윗 부분 즉, 패키지 밑면과 닿아 있는 부분의 단면적이 매우 작다. 따라서 이러한 원인이 복합적으로 작용하여 반도체 칩(1)과 솔더 볼(4)이 접합된 부분에서 최대 변형률이 나타나게 되어 가열과 냉각이 반복됨에 따라 가장 약한 이 부분에서 크리이프(creep) 크랙(crack)의 발생, 진전 및 파손이 발생하게 되므로 솔더 볼(4)의 수명이 낮게 된다.
그리고, 이러한 칩 스케일 패키지는 본딩 와이어(5)을 이용하여 반도체 칩(1)과 패키지 기판(6)과의 연결을 형성하기 대문에 회로 길이가 길어지게 되고 고주파 특성이 비교적 낮을 뿐만 아니라 패키지 크기가 반도체 칩 크기보다 크게 되는 단점이 있다.
도 2는 일반적인 플립칩 볼 그리드 어레이(flip chip ball grid array,FCBGA)를 도시한 단면도로, 반도체 칩(1), 회로가 구성되어 있는 패키지 기판(4)과 반도체 칩(1) 사이를 연결하여 주는 솔더 범프(7), 반도체 칩(1)과 패키지 기판(6) 사이의 열응력에 의한 솔더 접합부의 수명을 향상시키고 칩의 회로를 보호하기 위한 언더 필(under fill)(8), 그리고 패키지와 인쇄회로기판 사이를 연결시켜 주기 위한 솔더 볼(4)로 구성되어 있다.
이러한 플립칩 볼 그리드 어레이는 도 1의 칩 스케일 패키지와는 달리 언더 필(8)에 의해 솔더 수명은 길게 되나, 제조 공정이 복잡하고 비교적 가격이 높은 단점이 있다. 또한 가격을 낮추기 위하여 칩 패드에 범프를 형성시킨 후 패키지 기판(6)에 실장시킬 경우에는 많은 수의 입/출력 단자가 있는 반도체 칩에는 사용할 수 없다. 또 다른 단점은 도 1의 칩 스케일 패키지와 마찬가지로 패키지 크기가 칩 크기보다 크게 되므로 고밀도 실장이 필요한 곳에서는 상대적으로 불리하다.
도 3은 일반적인 마이크로 볼 그리드 어레이(μBGA)를 도시한 단면도로, 반도체 칩(1), 칩 패드(2)와 솔더 볼(4) 사이를 전기적으로 연결해주는 회로(9), 솔더 마스크(10), 회로(9)와 반도체 칩(1) 사이에 위치한 탄성고무재료(11) 및 반도체 칩(1) 외곽 부분을 보호해주는 밀봉수지(3)로 구성되어 있다.
이러한 마이크로 볼 그리드 어레이는 그 크기가 칩 크기보다 크며, 탄성고무재료(11)를 솔더 볼(4)과 반도체 칩(1) 사이에 위치시킴으로 도 1과 도 2의 제품들이 갖고 있는 치명적인 약점인 솔더 접합부의 신뢰성을 획기적으로 개선시킨 것으로, 탄성고무재료(11)는 반도체 칩(1)과 패키지가 실장될 기판 사이의 열 팽창 계수 차이에 의해 발생하는 변형을 솔더 볼(4)보다는 이 탄성고무재료(11)가 주로 흡수함으로 인해 솔더에 가해지는 응력이 줄어들게 되어 솔더부의 신뢰성이 앞서의 제품에 비해 현저히 증가된다.
그러나 변형을 탄성고무재료(11)에서 흡수함으로 인해 칩 패드(2)와 연결된 전도선(9)의 수명이 낮아지는 단점이 있다. 또한 그 제조 공정이 기존 제품에 비해 매우 복잡하고 제조 비용이 매우 비싸다.
도 4는 일반적인 울트라 칩 스케일 패키지(ultra CSP)를 도시한 단면도로, 이는 미국 FCT사(社)에서 개발한 것으로 반도체 칩(1), 칩 패드(2), 반도체 칩(1)과 솔더 볼(4) 사이를 연결시켜줄 연결 회로(9), 연결 회로(9)와 반도체 칩(1) 사이를 절연시켜주고 회로 재배치가 용이하도록 연결 회로(9)와 반도체 칩(1) 사이에 형성된 절연층(12), 솔더를 얹기 위한 솔더 패드(13) 및 솔더 볼(4)로 구성되어 있다.
이러한 울트라 칩 스케일 패키지는 앞서의 제품들이 반도체 칩 하나씩 패키지 함으로써 증가되는 제조 비용을 웨이퍼 단위로 처리하여 그 비용을 획기적으로 개선시킨 제품이다.
이 패키지는 도 1의 칩 스케일 패키지와 같이 인쇄회로기판이나 기타 외부 기판 위에 실장시켜 칩과 시스템, 또는 다른 부품 간의 전기적 신호를 연결시켜 주게 되며, 이 울트라 칩 스케일 패키지는 인쇄회로기판 위에 솔더 볼(4)을 연결부로 실장하여 사용한다. 도 3에서 설명한 마이크로 볼 그리드 어레이는 솔더 볼과 반도체 칩 사이에 탄성고무재료로 되어있는 절연층이 존재하게 되어 반도체 칩과 기판 간의 열응력을 완화시켜 솔더 접합 신뢰성이 어느 정도 증가하지만, 이 울트라 칩스케일 패키지의 경우에는 반도체 칩(1) 표면에 형성된 무기 절연층과 직접 닿아 있어 칩의 열팽창 계수가 패키지의 열팽창 계수가 된다.
따라서 칩과 인쇄회로기판 사이의 열팽창 계수 사이에서 발생하는 모든 변형을 솔더 볼이 흡수하게 되므로 솔더 접합부의 수명이 앞서 도 1에서 설명한 칩 스케일 패키지보다 낮다.
도 5와 도 6은 플립칩을 인쇄회로기판이나 기타 외부 기판에 실장한 상태를 도시한 단면도로, 반도체 칩(1), 기판(14), 칩패드(2) 및 기판 패드(15) 사이를 전기적으로 연결시켜주는 솔더 범프(7)로 이루어져 있다. 도 7은 도 6에서 반도체 칩(1)을 인쇄회로기판(14)에 실장한 후에 칩과 기판 사이에 채워진 언더 필(8)이 추가되어 있다.
이러한 플립칩은 반도체 패키지가 궁극적으로 도달하려고 하는 것으로서 무게, 크기 및 전기적 특성이 그 어떠한 패키지 제품보다 우수하다.
그러나 이 제품은 앞에서 설명한 그 어느 패키지 제품보다 솔더 접합부의 신뢰성이 취약하여 절연층이 폴리머로된 인쇄회로기판에는 적용을 못할뿐 아니라 일반 기판에도 적용하기 매우 곤란하다. 따라서 제 특성이 우수함에도 불구하고 적용을 못하고 있다.
이 솔더 접합부의 신뢰성을 개선시키고자 도 6과 같이 언더 필(8)을 추가하여 수명을 향상시킬 수도 있으나, 제품 실장 불량이 발생했을때 불량을 수선하지 못하는 등 여러가지 단점이 있다.
이와 같은 종래 반도체 패키지에서 반도체 칩과 기판 사이를 전기적으로 연결하기 위해 사용된 볼, 범프 또는 바(bar)는 전체가 솔더로 이루어졌고, 또한 이들 솔더 볼, 솔더 범프 또는 솔더 바는 그 특성상 반도체 칩 또는 패키지와 기판과의 열팽창 계수 차이에서 오는 반복 열응력에 의해 크리이프 특성과 피로 특성이 일어나게 되며, 이들 솔더 재료들은 반복 크리이프 특성이 매우 낮아 이들 환경하에서 매우 취약하다.
이러한 문제점을 해결하기 위해 종래에는 마이크로 볼 그리드 어레이와 같이 솔더 볼과 반도체 칩 사이에 응력을 완화시켜줄 수 있는 탄성고무재료를 넣는 방법이 고안되기도 하였지만, 이러한 방법은 그 제작 비용이 증가되는 단점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 칩 또는 패키지와 기판과의 열팽창 차이에 의한 솔더 볼 또는 솔더 범프, 솔더 바 등의 사이에 발생되는 응력에 의한 솔더 재료에 발생되는 반복 크리이프 현상에 의한 연결부 수명 감소를 제작 비용의 증가없이 간단하게 완화시키는 데 있다.
도 1은 일반적인 칩 스케일 패키지를 도시한 단면도이고,
도 2는 일반적인 플립 칩 볼 그리드 어레이를 도시한 단면도이고,
도 3은 일반적인 마이크로 볼 그리드 어레이를 도시한 단면도이고,
도 4는 일반적인 울트라 칩 스케일 패키지를 도시한 단면도이고,
도 5와 도 6은 일반적인 플립 칩을 인쇄회로기판 또는 외부 기판에 실장한 상태를 도시한 단면도이고,
도 7은 본 발명의 제 1실시예에 따른 반도체 패키지의 솔더 볼, 솔더 범프 또는 솔더 바를 도시한 단면도이고,
도 8은 본 발명의 제 2실시예에 따른 반도체 패키지의 솔더 볼 또는 솔더 범프, 솔더 바를 도시한 단면도이고,
도 9는 본 발명의 제 3실시예에 따른 반도체 패키지의 솔더 볼 또는 솔더 범프, 솔더 바를 반도체 패키지에 붙인 것을 도시한 단면도이고,
도 10은 본 발명에 따른 솔더 볼을 적용하여 제작된 칩 스케일 패키지를 도시한 단면도이고,
도 11은 본 발명에 따른 솔더 범프을 적용하여 제작된 플립칩을 기판에 실장한 상태를 도시한 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 패키지 기판을 사용하거나 또는 패키지 기판을 사용하지 않고 칩패드를 재배치시켜 제조한 반도체 패키지나 기타 리드 프레임을 사용한 반도체 패키지와 이를 실장하는 기판과의 전기적 접속을 하기 위한 솔더 볼 또는 솔더 범프, 솔더 바를, 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판 사이의 열팽창 계수를 패키지와 기판 사이의 연결부에서 쉽게 흡수할 수 있도록 유연한 고분자, 고분자와 무기질 재료의 혼합물 또는 금속으로 형성된 매우 유연한 내부층과, 상기 내부층의 외부에 반도체 칩 또는 반도체 패키지와 실장되는 기판과의 전기 전도성을 주기 위해 금속 또는 전도성 폴리머로 형성한 외부층으로 형성하는 것을 특징으로 한다.
또한, 본 발명은 상기 내부층과 외부층의 결합을 증진시키기 위하여 상기 내부층과 외부층의 사이에 형성된 접착(adhesion) 유도층을 더 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 외부층과 접착 유도층 사이에서의 원소 확산을 방지하며, 열 피로 특성을 개선하기 위하여 상기 외부층과 접착 유도층 사이에 형성된 creep 방지층을 더 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 외부층과 반도체 칩 또는 반도체 패키지가 접촉되는 부분에 융점이 330℃ 이하인 고융점 솔더 또는 금속을 국부적으로 형성한 제 1접촉층과, 상기 외부층과 반도체 패키지가 실장되는 기판이 접촉되는 부분에 융점이 250℃ 이하인 저융점 금속 또는 합금을 국부적으로 형성한 제 2접촉층을 더 포함하는 것을 특징으로 한다.
상기 내부층은 탄성 계수가 3.5GPa 이내가 되도록 하여 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판과의 열팽창 계수에 의한 변형을 충분히 흡수하도록 하며, 패키지의 실장 온도에서 유동성을 갖도록 하여 실장성을 개선하는 것을 특징으로 한다.
상기 접착 유도층은 알루미늄, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 지르코늄, 나이오븀, 몰리브덴, 팔라듐, 은, 카드뮴, 인듐, 주석, 탄탈륨, 텅스텐, 백금, 금, 납, 아연 등의 단일 원소 또는 이들 중 하나 또는 그 이상을 원소를 포함하는 합금으로 형성하는 것을 특징으로 한다.
상기 creep 방지층은 바나듐, 망간, 철, 코발트, 니켈, 구리, 아연, 나이오븀, 몰리브덴, 팔라듐, 은, 탄탈륨, 텅스텐, 백금, 금 등의 단일 원소 또는 이들 중 하나 또는 그 이상의 원소를 포함하는 합금으로 형성하는 것을 특징으로 한다.
상기 외부층의 금속은 알루미늄, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 지르코늄, 나이오븀, 몰리브덴, 팔라듐, 은, 카드뮴, 인듐, 주석, 탄탈륨, 텅스텐, 백금, 금, 납, 비스므스의 단일 원소 또는 이들 중 하나 또는 그 이상의 원소를 포함하는 합금으로 형성하는 것을 특징으로 한다.
그리고, 상기 외부층은 반도체 칩 또는 반도체 패키지의 실장성을 양호하게 하기 위하여 2㎛ 이상의 두께로 하며, 이를 포함하는 솔더 볼 또는 솔더 범프, 솔더 바의 크기는 응력을 흡수하기에 충분한 100㎛ 이상의 높이 또는 지름이 되도록 하고, 상기 제 1접촉층과 제 2접촉층은 솔더 재료인 납, 주석, 비스므스, 인 듐 등을 사용하며, 제 2접촉층은 5㎛ 이상의 두께가 되도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 7은 본 발명의 제 1실시예에 따른 솔더 볼 또는 솔더 범프, 솔더 바를 도시한 단면도로, 내부층(100)과 외부층(200)으로 이루어진다.
내부층(100)은 반도체 칩 또는 반도체 패키지와 실장되는 기판 사이의 열팽창 계수를 패키지와 기판 사이의 연결부에서 쉽게 흡수할 수 있도록 유연한 고분자, 고분자와 무기질 재료의 혼합물 또는 금속으로 형성한다. 또한 반도체 패키지의 실장성을 개선시킬 수 있도록 반도체 패키지의 실장 온도에서 탄성 계수가 매우 낮아지는 재료로 형성한다.
이때, 고분자의 물리적 성질은 탄성 계수가 종래 솔더 볼 재료보다 작은 약 3.5GPa 이내의 매우 부드러운 고분자가 되도록 하여 반도체 패키지 또는 반도체 칩과 실장되는 기판 사이의 열팽창 계수 차이에 의한 변형을 충분히 흡수할 수 있도록 하며, 이에 사용되는 폴리머류는 에폭시기, 이미드기, 에틸렌기, 스티렌기, 실록세인기, 에스터기, 아미드기, 카보네이크기, 아크릴기, 프로필렌기, 비닐기중 어느 하나 또는 그 이상을 포함하도록 한다. 이때, 열팽창 계수를 반도체 패키지, 기판, 주위를 감싸는 외부층(200)과의 상호 열팽창 계수에 의해 발생될 제문제를 해결 가능하도록 폴리머에 무기물층을 첨가하여 열팽창 계수 및 흡습을 보정할 수 있도록 한다.
또한, 유연성 금속 재료로는 아연(Zn), 은(Ag), 인듐(In), 주석(Sn), 납(Pb), 비스므스(Bi)의 단일 원소로 구성하거나, 이들 중 하나 또는 2이상이 포함된 원소의 합금으로 구성한다.
외부층(200)은 반도체 칩 또는 반도체 패키지와 실장되는 기판과의 전기적인 접속을 위하여 금속층 또는 전도성 폴리머로 형성한다.
이때, 금속층은 전기 전도, 외부로부터의 보호 또는 반도체 패키지의 볼 패드 또는 실장되는 기판 패드와의 결합이 용이하며, 크리이프 특성이 나타나지 않는 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co),니켈(Ni), 구리(Cu), 아연(Zn), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 팔라듐(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au), 납(Pb), 비스므스(Bi)의 단일 원소로 형성하거나 이들 중 하나 또는 그 이상의 원소를 포함한 합금 등으로 형성한다.
그리고, 외부층(200)인 금속층은 반도체 칩 또는 반도체 패키지와의 접착성, 전기 전도성, 실장성 및 크리이프 저항성을 고려하여 2㎛ 이상의 두께로 하며, 이때 솔더 볼 또는 솔더 범프, 솔더 바의 크기는 응력을 흡수하기에 충분한 높이가 되도록 하기 위하여 지름 또는 높이가 100㎛ 이상이 되도록 형성한다.
이와 같이 내부층(100)과 외부층(200)으로 구성된 반도체 패키지의 솔더 볼 또는 솔더 범프, 솔더 바는 내부층(100)의 탄성 계수를 조절하여 반도체 칩 또는 반도체 패키지와 실장되는 기판과의 열팽창 계수 차이에 의한 변형이 이들 솔더 볼 또는 솔더 범프, 솔더 바 전체에서 걸리게 하여 국부적인 응력 집중을 완화시킬 수 있다. 또한 외부층(200)인 금속층을 종래의 솔더 뿐만 아니라 동작 온도에서 크리이프 특성이 나타나지 않는 재료를 사용하여 종래 솔더 볼 또는 솔더 범프, 솔더 바에서 나타나는 크리이프와 피로 현상이 같이 일어나는 것을 방지시켜 솔더 볼 또는 솔더 범프, 솔더 바의 수명을 개선시킬 수 있고, 금속 층을 전기 전도성이 종래의 솔더보다 뛰어난 재료를 사용하여 전기적 특성을 개선시킬 수 있을 뿐만 아니라 리플로두(reflow) 특성을 개선시킬 수 있도록 솔더 재료를 사용하여 실장성을 종래의 재료와 같이 유지시킬 수 있다.
도 8은 본 발명의 제 2실시예에 따른 솔더 볼 또는 솔더 범프, 솔더 바를 도시한 단면도로, 내부층(100)과 외부층(200), 접착 유도층(310), creep 방지층(320)으로 이루어진다.
제 2실시예는 도 7의 제 1실시예에서 내부층(100)과 외부층(200)의 사이에 내부층(100)과 외부층(200)의 결합을 증진시키기 위한 접착 유도층(310)을 형성한 것이다. 이때, 접착 유도층(310)은 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 팔라듐(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au), 납(Pb), 아연(Zn) 등의 단일 원소로 구성하거나, 이들의 원소 중 하나 또는 그 이상이 첨가된 합금으로 구성한다.
또한, 제 2실시예에서는 접착 유도층(310)과 외부층(200) 사이에 접착 유도, 각 원소의 확산 방지 및 열 피로(creep) 특성이 뛰어난 creep 방지층(320)을 형성한다. 이때, creep 방지층(320)은 바나듐(V), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 나이오븀(Nb), 몰리브덴(Mo), 팔라듐(Pd), 은(Ag), 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au) 등의 단일 원소나 이들 원소중 하나 또는 그 이상이 첨가된 합금으로 구성한다.
그리고, 외부층(200)인 금속층은 반도체 칩 또는 반도체 패키지를 실장시 실장성을 뛰어나게 하기 위해 2㎛ 이상의 두께로 하며, 이때 내부층(100), 접착 유도층(310) 또는 접착 유도층(310)과 creep 방지층(320), 외부층(200)으로 구성된 솔더 볼 또는 솔더 범프, 솔더 바의 크기는 응력을 흡수하기에 충분하도록 100㎛ 이상의 지름 또는 높이가 되도록 형성한다.
도 9는 본 발명의 제 3실시예에 따른 솔더 볼 또는 솔더 범프, 솔더 바를 반도체 패키지에 붙인 것을 도시한 단면도로, 내부층(100)과 외부층(200), 제 1, 2접촉층(330, 340)으로 이루어진다.
제 3실시예는 도 7의 제 1실시예에서 외부층(200)의 외각에 솔더 볼 또는 솔더 범프, 솔더 바와 반도체 패키지(1)가 접촉되는 부분 및 반도체 패키지(1)가 실장되는 기판과 접촉되는 부분에 국부적으로 제 1접촉층(330)과 제 2접촉층(340)을 형성한 것이다.
이때, 제 1접촉층(330)은 융점이 330℃ 이하의 고융점 솔더 또는 기타 금속 재료를 이용하여 솔더 볼 또는 솔더 범프, 솔더 바와 반도체 패키지(1)가 접촉되는 외부층(200) 부분에 국부적으로 형성하여 반도체 패키지와의 접착성 및 크리이프 저항성을 좋게 하며, 제 2접촉층(340)은 융점이 250℃ 이하인 저융점 금속 또는 합금을 이용하여 솔더 볼 또는 솔더 범프, 솔더 바와 반도체 패키지가 실장되는 기판가 접촉되는 외부층(200) 부분에 국부적으로 형성하여 반도체 패키지의 실장성을 좋게 한다.
그리고, 외부층(200)으로 국부적으로 형성하는 제 2접촉층(340)은 5㎛ 이상의 두께로 형성하며, 솔더 재료인 납(Pb), 주석(Sn), 비스므스(Bi), 인듐(In) 등의 단일 원소 또는 이들 원소 중 하나 이상을 포함한 적층 구조로 형성한다.
또한, 이러한 제 3실시예는 도 8의 제 2실시예에서와 같이, 내부층(100)과 외부층(200) 사이에 접착 유도층(310), 또는 접착 유도층(310)과 creep 방지층(320)을 형성할 수도 있다.
도 10은 본 발명에 따른 솔더 볼을 적용하여 제작된 칩 스케일 패키지를 도시한 단면도로, 반도체 칩(1), 칩 패드(2), 반도체 칩(1)과 솔더 볼 사이를 연결시켜줄 연결 회로(9), 연결 회로(9)와 반도체 칩(1) 사이를 절연시켜주고 회로 재배치가 용이하도록 연결 회로(9)와 반도체 칩(1) 사이에 형성된 절연층(12), 솔더를 얹기 위한 솔더 패드(13), 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판과의 전기적 접속을 위한 본 발명에 따른 솔더 볼(4')로 구성되어 있다.
이러한 칩 스케일 패키지는 반도체 칩(1) 표면에 절연층(12)을 만들고, 그 위에 연결 회로(9)를 구성시킨 후, 그 위에 보호막을 입힌다. 이때 솔더 볼이 위칭될 부분의 보호막은 제거된 상태이다. 이후에 본 발명에 따라 제조된 솔더 볼(4')(또는 솔더 범프, 솔더 바)을 붙인다.
이와 같이 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판과의 전기적 접속을 위해 본 발명에 따른 솔더 볼을 이용하면, 종래 제품에서 단점으로 지적되어 온 반도체 패키지의 실장 이후, 반복 열 응력에 의한 솔더의 신뢰성 저하를 현저히 개선시킬 수 있다.
도 11은 본 발명에 따른 솔더 범프을 적용하여 제작된 플립칩을 기판에 실장한 상태를 도시한 단면도로, 반도체 칩(1), 칩 패드(2), 기판 패드(15), 칩 패드(2)와 기판 패드(15)를 전기적으로 접속하기 위한 본 발명에 따른 솔더 범프(7')로 구성되어 있다.
이러한 플립칩은 반도체 패키지가 궁극적으로 도달하려고 하는 것으로서 무게, 크기 및 전기적 특성이 그 어떠한 패키지 제품보다 우수하지만 다른 어떤 패키지 제품보다 솔더 접합부의 신뢰성이 취약하여 절연층이 폴리머로 된 패키지를 실장하는 기판에는 적용을 못할 뿐 아니라 일반 기판에도 적용하기 곤란하였다. 그러나, 본 발명에 따른 솔더 범프(또는 솔더 볼, 솔더 바)를 이용하여 이러한 문제를 해결하였다.
또한, 이러한 문제를 해결하기 위해 종래 플립칩에서는 언더필을 해야하기 때문에 칩 크랙 발생, 기포 형성 등과 같은 패키지 문제와 제품 실장 불량을 수리하는 문제 등과 같은 실장 문제를 단순히 본 발명에 따른 솔더 범프를 적용하여 해결할 수 있으므로 제품 실장 불량에 대한 수리가 가능하고 또한 언더필이 없어 제품 불량이 줄어들 뿐 아니라 공정이 단순하게 되어 제조 가격이 저렴하게 된다.
이와 같이 본 발명은 내부를 탄성 계수가 작은 고분자 등의 물질로 형성하고, 그 외부를 1층 이상의 금속층으로 형성한 솔더 볼 또는 솔더 범프, 솔더 바를 이용하여 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판을 전기적으로 접속함으로써 별도의 공정 추가나 비용의 증가 없이 반도체 패키지의 실장 이후, 반복 열 응력에 의해 패키지와 이를 실장하는 기판, 패키지와 솔더 볼 또는 패키지를 실장하는 기판과 솔더 사이의 열팽창 계수 차이에 의한 솔더의 신뢰성 저하를 현저히 개선시킬 수 있다.

Claims (16)

  1. (삭제)
  2. (삭제)
  3. (정정) 패키지 기판을 사용하거나 또는 패키지 기판을 사용하지 않고 칩패드를 재배치시켜 제조한 반도체 패키지나 기타 리드 프레임을 사용한 반도체 패키지와 이를 실장하는 기판과의 전기적 접속을 하기 위한 솔더는,
    유연한 고분자로 이루어지며, 탄성 계수가 3.5GPa 이내가 되도록 하여, 반도체 칩 또는 반도체 패키지와 이를 실장하는 기판 사이의 열팽창 계수차에 의한 변형을 패키지와 기판 사이의 연결부에서 충분히 흡수하는 내부층과;
    티타늄, 크롬, 및 팔라듐의 단일 원소 또는 이들 중 하나 또는 그 이상의 원소를 포함하는 합금으로 이루어져 상기 내부층의 외부에 형성된 접착 유도층과;
    원소 확산을 방지하며 열 피로(크립:creep) 특성을 개선하지 위하여, 상기 접착 유도층의 외부에 형성되며, 니켈, 니켈 합금, 구리, 구리 합금으로 이루어진 크립 방지층과;
    상기 크립 방지층의 외부에 형성되고, 반도체 칩 또는 반도체 패키지와 실장되는 기판과의 전기 전도성을 주기 위해 납-주석계 금속, 납-주석 합금, 주석 합금으로 이루어진 외부층을 포함하는 것을 특징으로 하는 반도체 패키지의 솔더.
  4. (삭제)
  5. (정정) 제 3 항에 있어서, 상기 크립 방지층의 니켈 합금 및 구리 합금은 각각 니켈 및 구리와, 바나듐, 망간, 철, 코발트, 아연, 나이오븀, 몰리브덴, 팔라듐, 은, 탄탈륨, 텅스텐, 백금, 금 중 하나 또는 그 이상의 원소가 이루는 합금인 것을 특징으로 하는 반도체 패키지의 솔더.
  6. (삭제)
  7. (정정) 제 3 항에 있어서, 상기 외부층의 납-주석 합금 및 주석 합금은, 각각 납-주석계 금속 및 주석과, 알루미늄, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 지르코늄, 나이오븀, 몰리브덴, 팔라듐, 은, 카드뮴, 인듐, 탄탈륨, 텅스텐, 백금, 금, 비스므스 중 하나 또는 그 이상의 원소가 이루는 합금인 것을 특징으로 하는 반도체 패키지의 솔더.
  8. (정정) 제 3 항에 있어서, 상기 외부층은 반도체 칩 또는 반도체 패키지의 실장성을 양호하게 하기 위하여 2㎛ 이상의 두께로 하며, 이를 포함하는 솔더의 크기는 응력을 흡수하기에 충분한 100㎛ 이상의 높이 또는 지름이 되도록 하는 것을 특징으로 하는 반도체 패키지의 솔더.
  9. (정정) 제 3 항에 있어서, 상기 외부층과 반도체 칩 또는 반도체 패키지가 접촉되는 부분에 융점이 330℃ 이하인 고융점의 솔더 또는 금속을 국부적으로 형성한 제 1접촉층과;
    상기 외부층과 반도체 패키지가 실장되는 기판이 접촉되는 부분에 융점이 250℃ 이하인 저융점 금속 또는 합금을 국부적으로 형성한 제 2접촉층을 더 포함하는 것을 특징으로 하는 반도체 패키지의 솔더.
  10. (정정) 제 9 항에 있어서, 상기 제 1접촉층과 제 2접촉층은 솔더 재료인 납, 주석, 비스므스, 인듐 등을 사용하며, 제 2접촉층은 5㎛ 이상의 두께가 되도록 한 것을 특징으로 하는 반도체 패키지의 솔더.
  11. (신설) 패키지 기판을 사용하거나 또는 패키지 기판을 사용하지 않고 칩패드를 재배치시켜 제조한 반도체 패키지나 기타 리드 프레임을 사용한 반도체 패키지와 이를 실장하는 기판과의 전기적 접속을 하기 위해, 제 3 항의 솔더를 이용한 반도체 패키지.
  12. (신설) 제 11 항에 있어서, 상기 크립 방지층의 니켈 합금 및 구리 합금은 각각 니켈 및 구리와, 바나듐, 망간, 철, 코발트, 아연, 나이오븀, 몰리브덴, 팔라듐, 은, 탄탈륨, 텅스텐, 백금, 금 중 하나 또는 그 이상의 원소가 이루는 합금인 것을 특징으로 하는 솔더를 이용한 반도체 패키지.
  13. (신설) 제 11 항에 있어서, 상기 외부층의 납-주석 합금 및 주석 합금은, 각각 납-주석계 금속 및 주석과, 알루미늄, 티타늄, 바나듐, 크롬, 망간, 철, 코발트, 니켈, 구리, 아연, 지르코늄, 나이오븀, 몰리브덴, 팔라듐, 은, 카드뮴, 인듐, 탄탈륨, 텅스텐, 백금, 금, 비스므스 중 하나 또는 그 이상의 원소가 이루는 합금인 것을 특징으로 하는 솔더를 이용한 반도체 패키지.
  14. (신설) 제 11 항에 있어서, 상기 외부층은 반도체 칩 또는 반도체 패키지의 실장성을 양호하게 하기 위하여 2㎛ 이상의 두께로 하며, 이를 포함하는 솔더의 크기는 응력을 흡수하기에 충분한 100㎛ 이상의 높이 또는 지름이 되도록 하는 것을 특징으로 하는 솔더를 이용한 반도체 패키지.
  15. (신설) 제 11 항에 있어서, 상기 외부층과 반도체 칩 또는 반도체 패키지가 접촉되는 부분에 융점이 330℃ 이하인 고융점의 솔더 또는 금속을 국부적으로 형성한 제 1접촉층과;
    상기 외부층과 반도체 패키지가 실장되는 기판이 접촉되는 부분에 융점이 250℃ 이하인 저융점 금속 또는 합금을 국부적으로 형성한 제 2접촉층을 더 포함하는 것을 특징으로 하는 솔더를 이용한 반도체 패키지.
  16. (신설) 제 15 항에 있어서, 상기 제 1접촉층과 제 2접촉층은 솔더 재료인 납, 주석, 비스므스, 인듐 등을 사용하며, 제 2접촉층은 5㎛ 이상의 두께가 되도록 한 것을 특징으로 하는 솔더를 이용한 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965318B1 (ko) * 2010-01-26 2010-06-22 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100484891B1 (ko) * 2002-09-18 2005-04-28 재단법인서울대학교산학협력재단 간단한 공정을 통한 플립 칩 탑재 방법
KR101022036B1 (ko) * 2009-03-02 2011-03-16 조인셋 주식회사 열 전도성 탄성 패드
KR101023950B1 (ko) * 2009-07-24 2011-03-28 한국과학기술원 전도성 폴리머 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품 및 그 제조방법
KR101877931B1 (ko) * 2016-12-06 2018-07-12 주식회사 테토스 솔더 입자의 제조 방법
KR101984819B1 (ko) * 2018-04-25 2019-05-31 주식회사 테토스 금속볼 제조 방법
KR102217021B1 (ko) * 2021-01-04 2021-02-18 한국재료연구원 전도성 고분자를 포함하는 솔더 조성물 및 이를 이용한 전도성 패턴 결합 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521519A (ja) * 1991-07-16 1993-01-29 Sharp Corp 半導体装置
KR930022503A (ko) * 1992-04-15 1993-11-24 문정환 반도체 소자의 솔더 범프 형성 공정
KR950003517A (ko) * 1993-07-29 1995-02-17 박병역 단사연사 또는 단사강연된 편직물의 제조방법
JPH0897256A (ja) * 1994-09-28 1996-04-12 Casio Comput Co Ltd 電子部品の接合方法
JPH08191073A (ja) * 1994-11-10 1996-07-23 World Metal:Kk 半導体チップ接合用ボール及び半導体チップの接合方法
KR960035994A (ko) * 1995-03-17 1996-10-28 사또 후미오 반도체용 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521519A (ja) * 1991-07-16 1993-01-29 Sharp Corp 半導体装置
KR930022503A (ko) * 1992-04-15 1993-11-24 문정환 반도체 소자의 솔더 범프 형성 공정
KR950003517A (ko) * 1993-07-29 1995-02-17 박병역 단사연사 또는 단사강연된 편직물의 제조방법
JPH0897256A (ja) * 1994-09-28 1996-04-12 Casio Comput Co Ltd 電子部品の接合方法
JPH08191073A (ja) * 1994-11-10 1996-07-23 World Metal:Kk 半導体チップ接合用ボール及び半導体チップの接合方法
KR960035994A (ko) * 1995-03-17 1996-10-28 사또 후미오 반도체용 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965318B1 (ko) * 2010-01-26 2010-06-22 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법

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