KR100370935B1 - 반도체 장치, 액정표시장치 및 반도체 장치의 제조방법 - Google Patents

반도체 장치, 액정표시장치 및 반도체 장치의 제조방법 Download PDF

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Abstract

유리기판(2) 위에 알루미늄 합금막(4a)과 질소를 함유한 알루미늄막(5a)이 적층된 단자측 배선(45a)이 형성되어 있다. 이 단자측 배선(45a)의 표면을 노출하는 콘택 홀(11b)의 콘택부(12a)에서 질소를 함유한 알루미늄막(5a)의 막 두께는, 질소를 함유한 알루미늄막의 비저항에 따라서 소정의 막 두께 d1로 설정되어 있다. 또한, 콘택부 이외의 부분에서는, 질소를 함유한 막의 막 두께가 콘택부에서의 막 두께 보다도 두껍다. 이에 따라, 콘택 저항을 감소할 수 있고, 내약액성(耐藥液性)을 얻을 수 있는 배선을 구비한 반도체 장치 또는 액정표시장치를 얻을 수 있다.

Description

반도체 장치, 액정표시장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICE, LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 액정표시장치 및 반도체 장치의 제조방법에 관한 것으로, 특히, 배선 또는 전극 등의 콘택부에서의 콘택 저항의 감소를 도모할 수 있는 반도체 장치 및 액정표시장치와, 그와 같은 반도체 장치의 제조방법에 관한 것이다.
박막 트랜지스터형 액정표시장치(이하「TFT-LCD」라고 기재함)은, 대형화 또는 고선명화가 진행되고 있다. 이에 따라, 게이트 배선 등의 배선에 있어서의 신호지연을 방지하기 위해서, 배선 재료로서 알루미늄을 주성분으로 한 비교적 저항이 낮은 합금이 적용되고 있다.
그래서, 먼저 종래의 TFT-LCD의 제조방법의 일 예에 관해서 도면을 이용하여설명한다. 도 20을 참조하여, 유리기판(102)의 표면에 스퍼터링(sputtering)법에 의해 막 두께 약 200nm의 알루미늄 합금막(도시하지 않음)을 형성한다. 그 알루미늄 합금막 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
그 포토레지스트 패턴을 마스크로 하여서 인산, 아세트산 및 초산을 주성분으로 하는 식각액을 사용하여 알루미늄 합금막을 식각하는 것에 의해 화상표시부 A에 게이트 배선을 포함한 게이트 전극(104b)과 보조 용량 배선(104c)을 형성하고, 단자부 B에 단자측 배선(104a)을 형성한다.
다음에 도 21을 참조하여, 단자측 배선(104a), 게이트 전극(1O4b) 및 보조 용량 배선(104c)을 덮도록 CVD법 등에 의해 유리기판(102) 위에 막 두께 약 400nm의 실리콘 질화막(106)을 형성한다. 이어서 그 실리콘 질화막(106) 위에, 막 두께 약 200nm의 비결정질 실리콘막을 형성한다. 그 위에, 막 두께 약 50nm의 n+형 비결정질 실리콘막을 형성한다.
그 n+형 비결정질 실리콘막 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 포토레지스트 패턴을 마스크로 하여서, n+형 비결정질 실리콘막 및 비결정질 실리콘막을 이방성 식각함으로써, 섬 형상(isolated form)의 비결정질 실리콘막(107) 및 n+형 비결정질 실리콘막(108)을 형성한다.
다음으로, 도 22를 참조하여, 섬 형상의 비결정질 실리콘막(107) 및 n+형 비결정질 실리콘막(108)을 덮도록 스퍼터링법 등에 의해 실리콘 질화막(106) 위에막 두께 약 400nm의 크롬(Cr)막(도시하지 않음)을 형성한다. 그 크롬막 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
이 포토레지스트 패턴을 마스크로 하여 크롬막을 식각함으로써, 드레인 전극(109a) 및 소스 전극(1O9b)을 각각 형성한다. 그 후, 채널영역이 되는 비결정질 실리콘막(107) 위에 위치하는 n+형 비결정질 실리콘막(108)을 제거한다. 이에 따라, 게이트 전극(104b), 드레인 전극(109a) 및 소스 전극(109b)을 포함하는 박막 트랜지스터(TFT) T가 형성된다.
다음으로 도 23을 참조하여, 박막 트랜지스터 T를 보호하기 위해서, 박막 트랜지스터 T를 덮도록, 예를 들면 CVD법 등에 의해 실리콘 질화막(110)을 형성한다. 그 실리콘 질화막(110) 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
이 포토레지스트 패턴을 마스크로 하여 실리콘 질화막 110 및 실리콘 질화막106을 이방성 식각함으로써, 드레인 전극(109a)의 표면을 노출한 콘택 홀 111a를 형성한다. 또한, 단자측 배선(104a)의 표면을 노출하는 콘택 홀 111b를 형성한다.
다음으로 도 24를 참조하여, 콘택 홀 111a 및 111b를 매설하도록 실리콘 질화막(110) 위에 스퍼터링법 등에 의해 막 두께 약 1O0nm의 ITO(Indium Tin Oxide)막 등의 산화 투명 도전막을 형성한다. 그 ITO막 위에, 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
이 포토레지스트 패턴을 마스크로 하여 염산 및 초산을 함유한 식각액을 이용하여 ITO막을 식각함으로써, 화상표시부 A에 화소 전극(113a)을 형성한다. 또한, 단자부 B에 단자 전극(113b)을 형성한다. 화소 전극(113a)은, 박막 트랜지스터 T의 드레인 전극(1O9a)과 전기적으로 접속되어 있다. 단자 전극(113b)은, 단자측 배선(104a)과 전기적으로 접속되어 있다.
이 후, 밀봉재(도시하지 않음)를 통해 유리기판 및 칼라 필터(도시하지 않음)를 배치한다. 박막 트랜지스터 T가 형성된 유리기판(1O2)과 칼라 필터가 배치된 유리기판 사이에 액정을 주입한다. 그 위에 소정의 단자부에 구동용 IC를 실장한다. 이상과 같은 제조 공정을 수행함에 따라 TFT-LCD가 완성된다.
상술한 것처럼, TFT-LCD에서는, 게이트 전극을 포함하는 게이트 배선이나 단자측 배선 등에 알루미늄을 주성분으로 하는 합금막이 사용되고 있다. 이는 전극이나 배선재료로서 알루미늄을 주성분으로 하는 합금을 적용하여 저 저항화를 꾀하는 것으로, 신호 지연을 방지할 수 있기 때문이다.
그러나, 종래의 TFT-LCD에서는, 특히 콘택 홀(111b)의 콘택부에서의 단자측 배선(104a)과 단자 전극(113b)의 계면에서는, 산화 알루미늄이 형성된다. 이러한 산화 알루미늄이 형성되는 원인으로서, 알루미늄 합금으로 이루어지는 단자측 배선(104a)과 ITO막 등의 산화 투명 도전막으로 이루어지는 단자 전극(113b)의 계면에서의 반응, 콘택 홀 형성 후의 산소 플라즈마 처리, 또는 기판이 대기에 표백되는 것에 의한 자연 산화 등이 생각되고 있다.
이와 같이 콘택부에서 산화 알루미늄이 형성되기 위해서, 실용적인 콘택 면적으로는 콘택 저항이 1O0MΩ 이상으로 대단히 높아진 적이 있었다. 그 결과, 단자 전극(113b)과 단자측 배선(104a)의 전기적인 접촉이 양호하지 않게 되고, TFT-LCD의 동작이 양호하지 않은 문제가 생겼다.
또한, ITO막으로 이루어지는 화소 전극(113a) 및 단자 전극(113b)을 형성할 때의 식각액이 실리콘 질화막(110, 106)에 존재하고 있는 핀 홀 등을 통해서 스며든 적이 있었다. 식각액은 상술한 것과 같이, 염산 및 초산을 포함하기 때문에 알루미늄 합금으로 이루어지는 단자측 배선(104a)이나 게이트 전극(104b)이 식각되거나 또는 부식된 경우가 있었다.
그래서, 이러한 문제점을 해소하기 위해서, 알루미늄 합금으로 이루어지는 단자측 배선(104a)이나 게이트 전극(104b)의 표면에, 예를 들면 크롬막을 적층시킨 구조가 제안되어 있다(일본 특허 공고 평 7-113726호 공보). 크롬막을 적층하므로 ITO막과의 양호한 전기적인 접속을 얻을 수 있고, 또한 크롬막이 내약액성을 가지므로 알루미늄 합금으로 이루어진 배선 등을 보호할 수 있다.
그러나, 알루미늄 합금으로 이루어지는 단자측 배선(104a)이나 게이트 전극(104b)의 표면을 다른 금속막으로 피복하므로, 스퍼터링 장치에서, 막의 종류에 대응한 금속 타깃을 설치할 필요가 있다. 또한, 배선 등을 형성할 때는, 각각의 금속막의 막 품질에 따른 식각을 시행할 필요가 있다. 이 때문에, 제조 비용과 제조 공정이 증가한다고 하는 문제가 있었다.
본 발명은, 상기 문제점을 해결하기 위해서 이루어진 것으로, 제 1 및 제 2의 목적은 용이하게 콘택 저항의 감소를 꾀할 수 있고, 내약액성을 갖는 전극 또는 배선을 구비한 반도체 장치 및 액정표시장치를 각각 제공하는데 있고, 제 3의 목적은 그와 같은 반도체 장치의 제조방법을 제공하는데 있다.
도 1은 본 발명의 실시예 1에 따른 액정표시장치의 제조방법의 1공정을 나타낸 단면도,
도 2는 동 실시예에서 도 1에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 3은 동 실시예에서 도 2에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 4는 동 실시예에서 도 3에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 5는 동 실시예에서 도 4에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 6은 동 실시예에서 도 5에 나타낸 공정의 부분 확대 단면도,
도 7은 동 실시예에서 도 5에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 8은 동 실시예에서 도 7에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 9는 동 실시예에서 도 8에 나타낸 공정 후에 수행되는 공정을 나타낸 개략도,
도 10은 동 실시예에서 질소를 함유한 알루미늄막의 막 두께 및 비저항에 대한 콘택 저항의 분포를 나타낸 그래프,
도 11은 본 발명의 실시예 2에 따른 액정표시장치의 제조방법의 1공정을 나타낸 부분 확대 단면도,
도 12는 본 발명의 실시예 3에 따른 액정표시장치의 제조방법의 1공정을 나타낸 부분 확대 단면도,
도 13은 본 발명의 실시예 4에 따른 액정표시장치의 제조방법의 1공정을 나타낸 단면도,
도 14는 동 실시예에서 도 13에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 15는 동 실시예에서 도 14에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 16은 동 실시예에서 도 15에 나타낸 공정의 부분 확대 단면도,
도 17은 동 실시예에서 도 15에 나타낸 공정의 다른 부분 확대 단면도,
도 18은 동 실시예에서 도 15에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 19는 동 실시예에서 액정표시장치의 이점을 설명하기 위한 부분 확대 단면도,
도 20은 종래의 액정표시장치의 제조방법의 1공정을 나타낸 단면도,
도 21은 도 20에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 22는 도 21에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 23은 도 22에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도,
도 24는 도 23에 나타낸 공정 후에 수행되는 공정을 나타낸 단면도.
본 발명의 제 1 면에 따른 반도체 장치는, 주표면을 가지는 기판과, 제 1 도전층과 제 2 도전층을 구비한다. 제 1 도전층은 기판의 주표면 위에 형성된다. 제 2 도전층은 기판의 주표면 위에 형성되고, 제 1 도전층과 전기적으로 접속되어 있다. 제 1 도전층은, 알루미늄을 주성분으로 하는 제 1 층과, 질소를 함유하는 알루미늄을 포함한 제 2 층을 갖는 적층막으로 구성된다. 제 1 도전층과 제 2 도전층이 접촉하는 콘택부에서는 제 1 도전층의 제 2 층이 제 2 도전층과 직접 접촉하고, 콘택부에서의 제 2 층의 막 두께는 그 제 2 층의 비저항값에 따라서 소정의 콘택 저항을 얻을 수 있도록 설정되어 있다.
이 구조에 의하면, 콘택부에서의 제 1 도전층의 제 2 층의 막 두께가, 제 2층의 비저항값에 따라서 소정의 막 두께로 설정되어 있으므로, 콘택 저항을 대폭 감소할 수 있다. 그 결과, 신호 지연이 방지되는 반도체 장치를 얻을 수 있다.
바람직하게는, 제 1 도전층을 덮도록 기판 위에 형성된 절연막과, 절연막에 형성되어 제 1 도전층의 표면을 노출하는 콘택 홀을 구비하고, 콘택부는 콘택 홀내에 위치하여 제 1 도전층에서는 제 1 층 위에 제 2 층이 형성되고, 제 2 도전층은 콘택 홀내를 포함한 절연막 위에 형성되어 있다.
이 경우에는, 제 2 층이 질소를 함유한 알루미늄을 포함하는 것으로, 예를 들면 제 2 도전층을 형성할 때의 식각액 등의 약액으로부터 제 1 층을 보호할 수 있다. 그 결과, 신호 지연의 방지와 아울러, 배선 등의 부식이 억제된다.
이러한 콘택부에서 제 2 층의 막 두께 d는, 제 2 층의 비저항ρ이 50<ρ≤1 ×105μΩ·cm인 경우에 0<ρ·d<3Ω·㎛2를 만족시키는 막 두께이고, 비저항ρ이 1×105μΩ·cm<p인 경우에 0<d<3nm을 만족시키는 막 두께이고, 콘택부의 면적을 면적 S로 하면, 소정의 콘택 저항 R은 R· S<100MΩ·㎛2를 만족시키는 것이 바람직하고, 이에 따라 실용적인 콘택 면적으로는 콘택 저항을 100 KΩ 이하, 바람직하게는 수 KΩ이하로 할 수 있어, 콘택부에서의 콘택 저항을 감소할 수 있다.
바람직하게는, 콘택부 이외의 부분에서의 제 2 층의 막 두께 T는, 콘택부에서의 막 두께보다도 두껍다.
이 경우에, 제 2 도전층을 형성할 때의 식각액 등의 약액이, 예를 들면 절연막에 존재하고 있는 핀 홀을 통해서 스며들어 오더라도, 제 1 도전층의 제 1 층에 까지 스며드는 것을 보다 확실히 저지할 수 있다. 그 결과, 내약액성이 뛰어난 제 1 도전층을 얻을 수 있다.
또한 바람직하게는, 제 1 층 알루미늄의 결정립의 면방위는 (111)배향이다.
이 경우에는, 제 1 층 알루미늄의 질화가 진행하기 쉽게 되어, 질소를 함유한 알루미늄을 포함하는 제 2 층을 형성할 때에, 제 1 층의 표면이 적당한 두께로 질화된다. 이에 따라, 제 1 층과 제 2 층의 계면의 접합상태가 양호해지고, 콘택저항을 보다 낮게 할 수 있다.
바람직하게는, 제 2 층의 비저항 ρ이 50<ρ≤1×105μΩ·cm인 경우, 제 2층의 막 두께 T는, 0<d<20nm을 만족시킨다.
이 경우에는, 콘택부 이외의 부분에서의 제 2 층의 막 두께 T가 20nm보다도 얇게 되므로, 제 1 도전층을 형성할 때에 제 1 층과 제 2 층의 막 품질의 차이로 인하여 생기는 제 2 층의 처마(eaves) 부분의 형상을 보다 완만하게 할 수 있다. 그 결과, 그 제 1 도전층 위에 절연막을 통해 형성되는 제 2 도전층이, 단차 부분에서 단선되는 것을 방지할 수 있다.
한편, 막 두께 T가, T≥20nm의 경우에는, 절연막의 막 두께는 1㎛보다도 두꺼운 것이 바람직하다.
이 경우에, 절연막을 보다 두껍게 함으로써, 제 2 층에 처마가 형성되었다고해도, 제 2 도전층이 단선되는 것을 억제할 수 있다.
그와 같은 절연막은 투명 수지막을 포함하는 것이 보다 바람직하고, 예를 들면, 빛을 투과시킬 필요가 있는 액정표시장치 등에 적용할 수 있다.
더욱 바람직하게는, 제 2 도전층은 투명 도전막을 포함하고 있다.
이 경우에도, 이 반도체 장치를 액정표시장치 등에 적용할 수 있다.
본 발명의 제 2 면에 따른 액정표시장치는, 주표면을 갖는 투명한 기판과, 제 1 도전층과, 절연막과, 콘택 홀과, 투명한 제 2 도전층을 구비한다. 제 1 도전층은 기판의 주표면 위에 형성된다. 절연막은 제 1 도전층을 덮도록 기판 위에 형성된다. 콘택 홀이 절연막에 형성되어, 제 1 도전층의 표면을 노출하고 있다. 제 2도전층은 콘택 홀을 묻도록 절연막 위에 형성되고, 제 1 도전층과 전기적으로 접속되어 있다. 제 1 도전층은, 알루미늄을 주성분으로 하는 하층부와, 그 하층부 위에 적층되어 질소를 함유한 알루미늄을 포함하는 상층부를 갖고 있다. 콘택 홀은 상층부의 표면을 노출하고 있다. 콘택 홀의 콘택부에서의 상층부의 막 두께는, 그 상층부의 비저항값에 따라서 소정의 콘택 저항을 얻을 수 있도록 설정되어 있다.
이 구조에 의하면, 콘택부에서의 제 1 도전층의 상층부의 막 두께가, 상층부의 비저항값에 따라서 소정의 막 두께로 설정되고 있으므로, 콘택 저항을 대폭 감소할 수 있다. 또한, 상층부가 질소를 함유한 알루미늄을 포함하는 것으로, 예를 들면 제 2 도전층을 형성할 때의 식각액 등의 약액으로부터 하층부를 보호할 수 있다. 그 결과, 용이하게 신호 지연이 방지되어 배선 등의 부식이 억제되는 액정표시장치를 얻을 수 있다.
이러한 콘택부에서의 상층부의 막 두께 d는, 상층부의 비저항ρ이 50<ρ≤1×105μΩ·cm인 경우 0<ρ·d<3Ω·㎛2를 만족시키는 막 두께이고, 비저항 ρ이 1 ×105uμΩ·cm<ρ인 경우 O<d<3nm를 만족시키는 막 두께이며, 콘택부의 면적을 면적 S로 하면, 소정의 콘택 저항 R은 R·S<100MΩ·㎛2를 만족시키는 것이 바람직하다. 이에 따라, 실용적인 콘택 면적에서는, 콘택 저항을 100KΩ이하, 바람직하게는 수 KΩ이하로 할 수 있고, 콘택 저항을 대폭 감소할 수 있다.
본 발명의 제 3 면에 따른 반도체 장치의 제조방법은, 이하의 공정을 구비하고 있다. 기판 위에 알루미늄을 주성분으로 하는 하층부와, 그 하층부 위에 질소를함유한 알루미늄으로 구성된 상층부를 적층시킨 제 1 도전층을 형성한다. 그 제 1도전층을 덮도록 기판 위에 절연막을 형성한다. 절연막에 상층부의 표면을 노출하는 콘택 홀을 형성한다. 콘택 홀의 밑바닥에 노출된 상층부에 전기적으로 접속되는 제 2 도전층을 절연막 위에 형성한다. 콘택 홀을 형성하는 공정에서는, 콘택부에서의 상층부가, 그 상층부의 비저항값에 따라서 소정의 콘택 저항을 얻을 수 있도록 소정의 막 두께로 형성된다.
이 제조방법에 의하면, 콘택 홀을 형성하는 공정에서, 상층부의 비저항에 따라서 콘택부에서의 상층부의 막 두께가 소정의 막 두께로 형성됨으로써, 콘택 저항을 대폭 감소할 수 있다. 또한, 상층부가 질소를 함유한 알루미늄을 포함한 것으로, 예를 들면 제 2 도전층을 형성할 때의 식각액 등의 약액으로부터 제 1 도전층의 하층부를 보호할 수 있다. 그 결과, 신호 지연이 방지되어 배선 등의 부식을 억제할 수 있는 반도체 장치를 용이하게 제조할 수 있다.
그와 같은 상층부의 막 두께 d는, 상층부의 비저항 ρ이 50<p≤1×105μΩ·cm인 경우 0<ρ·d<3Ω·㎛2를 만족시키는 막 두께이고, 비저항 ρ이 1×105μΩ· cm<p인 경우 0<d<3nm을 만족시키는 막 두께이며, 콘택부의 면적을 면적 S로 하면, 소정의 콘택 저항 R은 R·S<100MΩ·㎛2를 만족시키는 것이 바람직하고, 이에 따라 실용적인 콘택 면적으로서는 콘택 저항을 1O0KΩ이하, 바람직하게는 수 KΩ이하로 할 수 있어 콘택 저항을 대폭 감소할 수 있다.
또한, 바람직하게는, 상층부는 스퍼터링법에 의해 질소 분위기 중에서 형성되고, 기판이 표백된 분위기내에 도입되는 질소의 유량을 유량 F, 상층부의 성장속도를 성장속도 D로 하면, 0.1<F/D<10ml/nm(이하, 0.1<F/D≤1ml/nm을 조건 A로 하고, 1<F/D<10ml/nm을 조건 B로 한다.) 아래로 형성된다.
이 경우, 조건 A에서, 상층부의 비저항은 비교적 낮게 되어, 소정의 콘택 저항을 얻기 위한 상층부의 막 두께의 마진이 넓게 된다. 한편, 조건 B의 경우는, 상층부의 비저항이 비교적 높아지고, 예를 들면 제 2 도전층을 형성할 때의 식각액 등의 약액에 대하여 내약액성을 가질 수 있다.
이와 같이, 조건 A의 경우는 상층부의 막 두께의 마진이 커지기 때문에, 상층부의 성장속도 D는, 3<D<60nm/min인 것이 바람직하다.
한편, 조건 B의 경우는, 비저항이 비교적 높아지기 때문에, 소정의 콘택 저항을 얻기 위한 막 두께의 범위가 좁게 된다. 이 경우에는, 상층부의 성장속도 D는, 3<D<10nm/min인 것이 바람직하다.
바람직하게는, 하층부는 압력이 10-3Pa 이하의 상태가 된 후에 형성되기 시작한다.
이 경우에는, 하층부와 상층부의 사이에 산화 알루미늄이 형성되는 것을 대폭 억제할 수 있다.
또한, 바람직하게는, 하층부가 형성되기 시작하고 나서 상층부의 형성이 종료하기까지의 동안에, 기판이 표백되는 분위기의 산소농도는 10-10mo1/l 이하이다.
이 경우에도, 하층부와 상층부의 사이에 산화 알루미늄의 막이 형성되는 것을 확실히 억제할 수 있다.
상층부는, 알루미늄을 질화시키는 질화성 가스를 포함한 분위기속에서 형성되는 것이 바람직하다. 이와 같은 질화성 가스로서는, 질소, 암모니아, 히드라진 및 히드라진의 적어도 어느 하나를 함유한 가스를 포함하고 있는 것이 바람직하다.
또한, 바람직하게는, 제 1 도전층은 스캔 마그네트론 스퍼터링 장치를 사용하여 행하여진다.
스캔 마그네트론 스퍼터링 장치에 의하면, 기판 위에 형성되는 제 1 도전층의 막 두께 분포를 자석의 요동 속도에 의해 제어할 수 있고, 기판면내의 제 1 도전층의 막 두께를 용이하게 제어할 수 있다.
바람직하게는, 콘택 홀을 형성하는 공정은, 하층부가 노출되기 전에 알루미늄을 질화시키는 질화성 가스를 도입하는 것을 포함하고 있다.
이 경우에는, 콘택 홀을 형성할 때의 식각에 의해 상층부가 식각되어 하층부의 표면이 노출되었다고 해도 질화성 가스의 도입에 의해 하층부의 표면에 질소를 함유한 알루미늄막이 형성된다. 이에 따라, 콘택 저항이 상승하는 것을 억제할 수 있다.
또한, 바람직하게는, 제 1 도전층을 형성하는 공정은, 제 1 도전층을 건식 식각에 의해 패터닝하는 공정을 포함한다.
이 경우에는, 습식(wet) 식각에 의해 패터닝하는 경우와 비교하면, 상층부와 하층부의 막 품질의 차이로 인하여 생기는 상층부의 처마를 잃을 수 있다. 그 결과, 제 1 도전층의 위에 형성되는 제 2 도전층이, 제 1 도전층의 단차부에서 단선하는 것을 방지할 수 있다.
질화성 가스로서의 질소는, 미리 가스 용기내에서 불활성 가스와 혼합 희석되어 있는 것이 바람직하다.
(실시예 1)
본 발명의 실시예 1에 따른 액정표시장치에 관해서 설명한다. 우선, 그 제조방법에 관해서 도면을 이용하여 설명한다. 도 1을 참조하여, 화상표시부 A 및 단자부 B의 영역을 가지는 유리기판(2) 위에 스캔 마그네트론 스퍼터링 장치(이하, 「스퍼터 장치」라고 기재함.)의 챔버내에서, 알루미늄 합금의 타깃 재료를 스퍼터링함으로써, 알루미늄을 주성분으로 하는, 예를 들면 0.2wt%의 동을 포함한 알루미늄 합금막(Al-0.2wt% Cu막)(4)을 약 200nm 형성한다.
다음으로, 유리기판(2)을 챔버로부터 빼지 않고, 챔버내에 아르곤 가스로 희석된 질소 가스를 도입하면서, 알루미늄 합금의 타깃 재료를 스퍼터링함으로써, 알루미늄 합금막(4) 위에 질소를 함유한 알루미늄막(5)을 형성한다.
이 질소를 함유한 알루미늄막(5)의 막 형성 조건으로서, 스퍼터 장치에서의 DC 전력을 1KW로 한다. 챔버내에 도입하는 질소 가스로서, 아르곤(Ar)-10% N2혼합가스 용기에서 희석된 질소 가스를 사용한다. 그리고, 그 혼합 가스 유량을 50sccm으로 한다. 즉, 실질로 질소 가스의 유량 F를 5sccm으로 한다. 또한, 질소를 함유한 알루미늄막(5)의 막 두께가 약 12nm가 되도록 막을 만드는 시간을 조정하여, 질소를 포함하는 알루미늄막(5)의 성장속도 D를 약 20nm/min으로 한다.
또한, 혼합가스를 흘리기 전의 챔버내의 압력이 10-3Pa이하가 된 상태에서, 질소를 함유한 알루미늄막(5)을 형성하기 시작한다. 또한, 알루미늄 합금막(4)의 형성이 시작되고 나서, 질소를 함유한 알루미늄막(5)의 형성이 종료하기까지의 동안, 챔버내의 산소 농도를 10-10mo1/l 이하로 한다.
다음으로 도 2를 참조하여, 질소를 함유한 알루미늄막(5) 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 이 포토레지스트 패턴을 마스크로 하여 인산, 아세트산 및 초산을 주성분으로 하는 식각액을 이용하여, 질소를 함유한 알루미늄막(5) 및 알루미늄 합금막(4)을 식각함으로써, 화상표시부 A에 게이트 배선을 포함한 게이트 전극(45b) 및 보조 용량 배선(45c)을 형성한다. 또한, 단자부 B에 단자측 배선(45a)을 형성한다. 그 후, 포토레지스트 패턴을 제거한다.
다음으로 도 3을 참조하여, 단자측 배선(45a), 게이트 전극(45b) 및 보조 용량 배선(45c)을 덮도록, 예를 들면 플라즈마 CVD 법에 의해 막 두께 약 400nm의 실리콘 질화막(6)을 형성한다. 계속해서, 막 두께 약 200nm의 비결정질 실리콘막을 형성한다. 그 위에, 막 두께 약 50nm의 n+형 비결정질 실리콘막을 형성한다.
그 n+형 비결정질 실리콘막에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 포토레지스트 패턴을 마스크로 하여 n+형 비결정질 실리콘막 및 비결정질 실리콘막을 식각함으로써, 섬 형상의 비결정질 실리콘막(7) 및 n+형 비결정질실리콘막(8)을 형성한다. 섬 형상의 비결정질 실리콘막(7)은, 이 다음 형성되는 박막 트랜지스터의 채널부분이 된다.
다음으로 도 4를 참조하여, 섬 형상의 비결정질 실리콘막(7) 및 n+형 비결정질 실리콘막(8)을 덮도록 스퍼터링법에 의해 막 두께 약 400nm의 크롬막(도시하지 않음)을 형성한다. 이 크롬막 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
그 포토레지스트 패턴을 마스크로 하여 크롬막을 식각함으로써, 드레인 전극(9a) 및 소스 전극(9b)을 형성한다. 다음에, 건식 식각에 의해, 채널 영역상의 n+형 비결정질 실리콘막(8)을 제거한다. 그 후, 포토레지스트 패턴을 제거한다. 이에 따라, 게이트 전극(45b), 드레인 전극(9a) 및 소스 전극(9b)을 포함하는 박막 트랜지스터 T가 형성된다.
다음으로 도 5를 참조하여, 박막 트랜지스터 T를 덮도록 CVD 법 등에 의해 실리콘 질화막 6위에, 또 실리콘 질화막 10을 형성한다. 이 실리콘 질화막 10 위에, 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
그 포토레지스트 패턴을 마스크로 하여 실리콘 질화막 10 및 실리콘 질화막 6을 이방성 식각함으로써, 드레인 전극(9a)의 표면을 노출하는 콘택 홀(11a)과, 단자측 배선(45a)의 표면을 노출하는 콘택 홀(11b)을 각각 형성한다.
이 이방성 식각에서는, 식각 가스로서, CF4또는 SF6등을 포함하는 가스를 사용한다. 또한, 과(over) 식각을 30% 정도로 한다. 이것은, 특히 콘택 홀(11b)에서, 과식각에 의해 콘택 홀(11b)의 밑바닥에 노출되어 있는 질소를 함유한 알루미늄막(5)의 막 두께가 목표 레벨의 막 두께보다도 얇게 되는 것을 방지하기 위한 것이다.
이 공정에서는, 도 6에 나타낸 것과 같이, 콘택 홀(11b)의 콘택부(12a)에서의 질소를 함유한 알루미늄막(5a)의 막 두께 d1는, 후술하는 것과 같이, 질소를 함유한 알루미늄막(5a)의 비저항의 값에 대응하여 소정의 콘택 저항을 얻을 수 있도록 소정의 막 두께로 설정된다.
다음으로 도 7을 참조하여, 스퍼터링법 등에 의해 콘택 홀(11a, 11b)을 묻 도록 실리콘 질화막(10) 위에 막 두께 약 100nm의 ITO막(도시하지 않음)을 형성한다. 그 ITO막 위에 소정의 포토레지스트 패턴을 형성한다.
이 포토레지스트 패턴을 마스크로 하여 염산 및 초산을 함유한 식각액을 이용하여 ITO막을 식각함으로써, 화상표시부 A에서는 화소 전극(13a)을 형성한다. 또한, 단자부 B에서는 단자 전극(13b)을 형성한다. 화소 전극(13a)은 소스 전극(9a)과 전기적으로 접속된다. 단자 전극(13b)은 단자측 배선(45a)과 전기적으로 접속된다
다음으로, 박막 트랜지스터 T의 특성을 안정화하기 위해서, 온도 130∼300℃ 의 아래에서 어닐링(annealing)을 한다. 이 어닐링 온도는, 콘택부에서의 콘택 저항에 영향을 주기 때문에, 너무 고온이 되지 않도록 하는 것이 중요하다. 특히 본 실시예에서는, 어닐링 온도로서 250℃를 채용한다.
다음으로 도 8을 참조하여, 화소 전극(13a)을 덮도록 실리콘 질화막(10) 위에 배향막(15)을 형성한다. 배향막(15)이 형성된 유리기판 2에 밀봉재(16)를 통해 유리기판 17을 설치한다. 이 유리기판(17)에는, 미리 색 부재(18), 블랙 매트릭스(19), ITO막(20) 및 배향막(21)이 형성되어 있다.
다음으로, 배향막 15와 배향막 21의 사이에 액정(22)을 주입한다. 그 후, 도 9에 나타낸 것과 같이, 구동용 IC가 장착된 구동용 IC기판(24)을 액정 패널(23)에 실장한다. 또, 구동용 IC 기판(24)과 액정 패널(23)은, 플렉시블(flexible) 프린트 회로(25)에 의해서 전기적으로 접속된다. 이상의 공정을 거침으로써 액정 패널(23)을 구비한 액정표시장치가 완성된다.
이와 같이 형성된 액정표시장치에서는, 특히, ITO막으로 이루어지는 단자 전극(13b)과 단자측 배선(45a)의 계면에, 소정의 막 두께의 질소를 함유한 알루미늄막(5a)이 존재함으로써 콘택 저항을 대폭 감소할 수 있다.
이에 대해서 상세히 설명한다. 도 10은 사이즈가 35㎛□인 콘택 홀의 콘택부에서의 콘택 저항의 질소를 함유한 알루미늄막의 막 두께 및 비저항 의존성을 평가한 결과이다. 도 10에서, 흰색 원은, 콘택 저항의 값이 5O0Ω 이하인 지점을 나타낸다. 해칭된 원은, 콘택 저항의 값이 500Ω과 100KΩ의 사이에 있는 지점을 나타낸다. 검은 원은, 콘택 저항이 100KΩ보다도 큰 지점을 나타내고 있다.
이들의 측정결과에 따라 동일 도면의 흰 영역(영역 A)은, 콘택 저항 R이 비교적 낮은 영역(R≤500Ω)을 나타내고 있다. 해칭이 비교적 촘촘한 영역(영역 B)은, 콘택 저항이 500Ω과 10OKΩ의 사이에 있는 영역을 나타내고 있다. 해칭이 비교적 거친 영역(영역 C)은, 콘택 저항이 100 KΩ보다도 큰 영역을 나타내고 있다.
콘택 저항의 값으로서는 10OKΩ이하, 보다 바람직하게는 500Ω 이하인 것이 바람직하다. 이 때문에, 영역 A 및 영역 B 내에 들어가도록 질소를 함유한 알루미늄(5)의 막 두께와 비저항을 설정해야 하는 것이 밝혀졌다.
구체적으로는, 질소를 함유한 알루미늄막(5)의 비저항 ρ이 50<ρ≤1×105μ Ω·cm인 경우 질소를 함유한 알루미늄의 막 두께 d는, 0<ρ·d<3Ω·㎛2를 만족시키면 되는 것이 밝혀졌다.
또한, 질소를 함유한 알루미늄막의 비저항 ρ이 1×1O5μΩ·cm<ρ의 경우 질소를 함유한 알루미늄의 막 두께 d는, 0<d<3nm을 만족시키면 되는 것이 밝혀졌다.
이때, 이 경우의 막 두께의 범위는, 비저항 ρ의 값이 약 1×1O1OμΩ·cm 정도로까지 높아지더라도, 원하는 콘택 저항을 얻을 수 있는 것이 실험적으로 확인되었다.
또한, 도 10에서는, 콘택 홀의 사이즈가 35㎛□인 경우의 결과를 나타내고 있지만, 콘택부의 면적을 면적 S로 하면, 콘택 저항 R은 R·S<100MΩ·㎛2를 채우면 되는 것이 밝혀졌다.
이에 따라, 실용적인 콘택 면적은, 콘택 저항을 1O0KΩ이하, 바람직하게는 수KΩ이하로 할 수 있다.
이와 같이 콘택부에서의 질소를 함유한 알루미늄막의 막 두께를 상기 막 두께로 설정함으로써, 단자측 배선(45a)과 단자 전극(13b)의 콘택부에서의 콘택 저항을 대폭 감소할 수 있다. 그 결과, 액정표시장치에서 신호 지연을 방지할 수 있다.
이때, 콘택 홀 형성 후의 콘택부에서의 질소를 함유한 알루미늄막의 나머지 막으로서 이 결과를 이용함으로써, 콘택 홀의 사이즈가 다른 경우의 콘택 저항에 대해서도 도 10에 나타낸 결과와 동일한 경향을 얻을 수 있다고 생각된다.
또한, 이 액정표시장치에서는, 단자측 배선(45a)의 알루미늄 합금막(4) 위에 질소를 함유한 알루미늄막(5)이 적층되어 있는 것으로, 예를 들면, 화소 전극(13a)이나 단자 전극(13b)을 형성할 때의 식각액에 의해 알루미늄 합금막(4)이 식각되거나 또는 부식되거나 하는 것을 방지할 수 있다.
본 실시예에서는 질소를 함유한 알루미늄막(5)을 형성하기 위한 조건으로서, 질소 유량 F와 막 형성 속도 D의 관계가, F/D=O.25ml/nm(F/D=0.O25ml/Å)이 되도록설정한다.
특히, F/D의 값을 O.1∼1 m1/nm(0.01∼O.1 m1/Å)으로 설정함으로써 형성되는 질소를 함유한 알루미늄막(5)에서는, 그 비저항이 비교적 낮게 된다. 질소를 함유한 알루미늄막(5)의 비저항이 낮게 되면, 도 10에 나타낸 것과 같이, 양호한 콘택 저항을 얻기 위한 막 두께는 보다 두꺼운 막 두께까지 대응이 가능하다.
이 때문에, 유리기판(2) 위에 질소를 함유한 알루미늄막(5)을 형성할 때에는, 유리기판(2)의 면내에서 엄밀한 막 두께 정밀도가 필요하지 않게 된다. F/D의 값이 상기 값인 경우에는, 질소를 함유한 알루미늄막의 비저항은 약 500μΩ·cm이 되어, 수 nm∼100nm 정도가 실용적인 질소를 함유한 알루미늄의 막 두께에 대하여,콘택 저항의 값은 500Ω이하의 값을 얻을 수 있었다.
또한, 알루미늄 합금막(4)의 위에 적층되는 질소를 함유한 알루미늄막(5)의 막 두께를 다음과 같이 결정한다.
먼저, 콘택부(12a)에서의 질소를 함유한 알루미늄막(12a)의 막 두께 d1이, 도 10에 나타낸 목표 레벨에 들어가도록 도 5 또는 도 6에 나타낸 콘택 홀(11b)을 형성할 때의 건식 식각에 따르는 질소를 함유한 알루미늄막의 마모량 5∼10nm를 고려한다.
그리고, 단자측 배선(45a) 및 게이트 배선을 포함한 게이트 전극(45d)의 패터닝 형상을 고려한다. 즉, 도 2에 나타낸 공정에서, 질소를 함유한 알루미늄막(5)과 알루미늄 합금막(4)을 습식 식각에 의해 패터닝할 때에 각각의 막 품질로 인하여 질소를 함유한 알루미늄막(5)의 식각비와 알루미늄 합금막(4)의 식각비가 다른 결과, 질소를 함유한 알루미늄막의 처마가 형성되는 경우가 있다.
이 경우, 질소를 함유한 알루미늄막(5)의 막 두께를 될 수 있는 한 얇게, 예를 들면 20nm 이하로 함으로써, 질소를 함유한 알루미늄막의 처마를 보다 작게 할 수 있다.
이들을 고려함으로써 질소를 함유한 알루미늄막(5)의 막 두께를, 예를 들면 약 12nm로 설정한다. 이 막 두께는, 가령 유리기판(2)의 주변 부분 등에서 질소를 함유한 알루미늄막의 막 두께나 비저항의 값이 목표값과 어긋나더라도, 콘택부에서 질소를 함유한 알루미늄의 비저항 ρ과 질소를 함유한 알루미늄막의 막 두께 d의곱은, 0<ρ·d<3Ω·㎛2의 범위내에서 벗어나는 경우는 없다. 이에 따라, 콘택부에서의 콘택 저항값으로서 100 KΩ이하, 바람직하게는 500Ω 이하의 비교적 낮은 값을 달성할 수 있다.
또한, 질소를 함유한 알루미늄막의 처마가 보다 작아져서, 게이트 전극(45b) 등의 단차 위에 형성된 화소 전극(13a) 등에 단선이 생기는 것을 방지할 수 있다.
상술한 공정을 사용하여, 액정표시장치를 제조한 바, 대형의 액정표시장치 등에서 양산으로서 안정되게 형성하기가 곤란하였던 단자 전극(13b) 등의 투명한 전극과 단자측 배선(45a) 등의 알루미늄 합금 배선 사이의 콘택 저항을 용이하게 감소할 수 있었다. 또한, 매우 사진 정판 공정수가 적은 공정에 의해 15인치 이상의 대형화면을 갖는 액정표시장치를 안정되게 제조할 수 있었다.
상술한 공정은, 대형 액정표시장치에 한정되지 않고, 대형 기판을 여러 면 취득함으로써, 15인치 이하의 중형 액정표시장치에 적용하는 것도 가능하다. 또한, 배선이나 전극재료로서 지금까지 쓰이고 있는 고융점 금속 등과 비교하여, 알루미늄 합금을 적용함에 의해 스퍼터 장치에 장착된 타깃도 저가격이기 때문에, 제조비용을 감소할 수 있다. 또한, 알루미늄 합금막 등을 패터닝할 때의 식각 용액은 저가격이고, 제조비용을 더 감소하는 것이 가능해진다.
또한, 여러 면 취득한 모든 액정표시장치에서, 안정되게 양호한 콘택 저항을얻을 수 있기 때문에, 생산 효율을 향상할 수 있다.
이때, 알루미늄 합금(4)이나 질소를 함유한 알루미늄막(5)을 형성할 때에, 알루미늄 합금(4)에 산화알루미늄의 피막이 형성되는 것을 억제하기 위해서, 다음과 같은 처치를 시행하여 놓는 것이 바람직하다.
먼저, 알루미늄 합금막(4)의 형성이 시작되고 나서, 질소를 함유한 알루미늄 막(5)의 형성이 종료되기 까지의 동안, 챔버내의 산소농도를 1O-10mol/1 이하로 놓는 것이 바람직하다.
또한, 질소를 함유한 알루미늄막을 형성하기 전의 챔버내의 압력을 10-3Pa 이하로 한 후에, 대기를 챔버내에 도입하지 않고 질소를 함유한 알루미늄막을 형성하는 것이 바람직하다.
그리고, 특히 유리기판(2) 면내에 균일한 질소를 함유한 알루미늄막을 형성하기 위해서, 스캔 마그네트론 스퍼터 장치를 적용하는 것이 바람직하다. 그 때에, 질소를 함유한 알루미늄막의 막 두께가 5∼20nm의 범위에 들어가도 하기 위해서, 스캔 마그네트론 스퍼터 장치에서, 자석의 주사 회수가 적어도 복수회 가능하도록 질소를 함유한 알루미늄막의 성장속도는 3∼60nm/min으로 하는 것이 바람직하다. 이러한 막 형성 속도를 설정하는 것에 따라 유리기판(2)내의 막 두께 및 막 품질의 분포를 균일하게 할 수 있다.
또한, 가스 용기내에서 미리 아르곤 가스와 균일하게 혼합 희석된 질소 가스를 사용함으로써, 미량인 질소 유량임에도 불구하고 챔버내의 유리기판(2) 표면에 균일하게 질소를 공급할 수 있다. 이에 따라, 스퍼터링 되는 알루미늄 입자의 질화 정도를 정밀히 제어할 수 있어, 형성되는 질소를 함유한 알루미늄막(5)의 비저항의 유리기판(2) 면내에서의 균일성을 향상할 수 있다.
그런데, 이 실시예에서는, 질소를 함유한 알루미늄막(5)의 비저항이 비교적 낮은 경우(∼1×105μΩ·cm)를 예로 들어 설명하였지만, 이 비저항값보다도 큰 비저항을 갖는 질소를 함유한 알루미늄막을 형성하는 경우에도, 도 10에 나타낸 것과 같이, 콘택부에서의 질소를 함유한 알루미늄막의 막 두께를 약 3nm 이하로 함에 따라, 양호한 콘택 저항을 얻을 수 있다.
비교적 높은 비저항의 질소를 함유한 알루미늄막은, 질소유량 F와 막 형성 속도 D의 비 F/D의 값을 1∼10 m1/nm(0.1∼1 ml/Å)의 범위로 설정하여 형성하는 것이 가능하다. 보다 구체적으로는, 예를 들면 DC 전력 1KW, 아르곤 및 질소의 혼합 가스 유량 150sccm(질소가스의 실질 유량 F= 15sccm)의 조건하에서 스퍼터링법에 의해 이와 같은 질소를 함유한 알루미늄막을 형성할 수 있다.
이때, 질소를 함유한 알루미늄막의 막 형성 속도 D는 약 7nm/min이 된다. 또한, 질소를 함유한 알루미늄막의 막 두께로서, 예를 들면 약 7nm가 되도록 막 형성 시간을 조정한다.
비저항의 값이 비교적 높은 경우에는, 도 10에 나타낸 것과 같이, 콘택부에서 양호한 콘택 저항을 얻을 수 있는 막 두께가 상당히 얇은 범위로 한정되어 있다. 이 때문에, 최초부터 질소를 함유한 알루미늄막의 막 두께를 유리기판(2)면내에서 ±1nm의 정밀도로 제어해야 한다. 이와 같은 정밀도를 달성하기 위해서는, 질소를 함유한 알루미늄막의 막 형성 속도를 3∼1Onm/min으로 하는 것이 바람직하다.
또한, 이 경우에는 콘택 홀을 형성할 때의 건식 식각에 의한 질소를 함유한 알루미늄막의 마모량을 4∼6nm로 제어해야 한다. 이 때문에, 게이트 절연막이 되는실리콘 질화막(6)과, 층간막이 되는 실리콘 질화막(10)의 막 두께를 얇게 해야 한다.
그래서, 질소를 함유한 알루미늄막의 막 두께가 보다 얇게(약 7nm)되므로, 단자측 배선(45a)이나 게이트 전극(45b)을 패터닝할 때의 습식 식각에 의해서 생기는 질소를 함유한 알루미늄막의 처마는 거의 영향을 미치지 않게 된다.
또한, 이 실시예에서는, 질소를 함유한 알루미늄막(5)을 형성할 때에 질소 가스를 사용하였지만, 질소 가스 외에 알루미늄을 질화시킬 수 있는 질화성 가스라면, 암모니아, 히드라진 및 히드라진의 적어도 어느 하나의 가스를 사용하여도 된다.
더욱이, 유리기판(2) 면내에서의 질소를 함유한 알루미늄막의 막 두께 및 비저항의 값을 균일하게 하는 관점에서, 스퍼터 장치에 질소를 함유한 알루미늄의 타깃을 장착하여 질소를 함유한 알루미늄막을 형성하여도 좋다. 이 때에, 상술한 질화성 가스를 흘리는 것에 의해 유리기판(2) 위에 형성되는 질소를 함유한 알루미늄막에서의 질소(N)의 결손을 보충할 수 있어, 질소를 함유한 알루미늄막(5)의 비저항의 값을 타깃 재료의 비저항의 값에 가깝게 하는 것이 가능하다.
또한, 알루미늄 합금막(4)의 위에 질소를 함유한 알루미늄막(5)을 형성하는 것 이외에, 알루미늄 합금막(4)의 표면을 질화하는 것에 의해 질소를 함유한 알루미늄막을 형성하여도 된다.
예를 들면, 알루미늄 합금막(4)이 형성된 후에, 질소, 암모니아, 히드라진 또는 히드라진 등의 질화성 가스를 챔버에 도입함과 아울러, 100℃이상의 온도에서어닐링함으로써, 알루미늄 합금막(4)의 표면에는 질소를 함유한 알루미늄막이 형성된다.
또한, 질소 가스를 플라즈마화 하는 것에 의해 알루미늄 합금막의 질화 속도를 상승시킬 수 있어, 보다 단시간에 질소를 함유한 알루미늄막을 형성할 수 있다.
이 방법들에 관해서도, 각각의 챔버내의 산소농도를 1O-10mol/1 이하로 함 과 동시에, 스퍼터 장치의 압력이 10-3Pa 이하의 예비실을 통해서 챔버간을 기판을 반송시킴에 따라 알루미늄막의 형성이 시작되고 나서 질소를 함유한 알루미늄막의 형성이 완료할 때까지 기판이 표백된 분위기의 산소 농도를 10-10mol/1 이하로 할 수 있다.
또한, 알루미늄 합금막(4)의 결정립의 배향성을 (111) 배향으로 함으로써,, 알루미늄의 질화를 진행하기 쉽고, 질소를 함유한 알루미늄막을 형성할 때에 알루미늄 합금막이 적당한 두께로 질화된다. 이에 따라, 형성된 질소를 함유한 알루미늄막(5)과 알루미늄 합금막(4)의 계면의 접합 상태가 좋게 되고, 콘택 저항을 감소할 수 있다.
또한, 질소를 함유한 알루미늄막으로서, 알루미늄과 질소가 결합된 화합물인 질화 알루미늄막을 일 예로서 들 수 있다. 이 밖에, 알루미늄막속에 질소가 단독으로 존재하고 있는 알루미늄막이나, 질소를 함유한 알루미늄막에 그와 같은 질소가 단독으로 존재하고 있는 막에 관해서도 동일한 경향을 얻을 수 있다.
(실시예 2)
실시예 1에서의 액정표시장치에서는, 알루미늄 합금막 위에 형성되는 질소를 함유한 알루미늄막의 막 두께가 비교적 얇은 경우를 예로 들어 설명하였다. 본 실시예에서의 액정표시장치에서는, 이 질소를 함유한 알루미늄막의 막 두께가 비교적 두꺼운 경우에 관해서 설명한다.
그 제조방법에 관해서 설명한다. 먼저 실시예 1에서 설명한 도 1에 나타낸 공정과 같은 공정에 의해 유리기판(2) 위에 알루미늄막(4)과 질소를 함유한 알루미늄막(5)을 형성한다.
이 때, 질소를 함유한 알루미늄막(5)의 막 형성 조건으로서, 스퍼터 장치에서의 DC 전력을 1KW로 한다. 챔버내에 도입하는 질소 가스로서, 아르곤(Ar)-20% N2혼합 가스 용기에서 희석된 질소 가스를 사용한다. 그리고, 이 혼합 가스 유량을 50sccm으로 한다. 즉, 질소가스의 실질 유량 F를 10sccm으로 한다. 또한, 질소를 함유한 알루미늄막(5)의 막 두께가 약 25nm가 되도록 막 형성 시간을 조정한다. 이에 따라, 비저항이 비교적 높은 (∼1×105μΩ·cm)질소를 함유한 알루미늄막이 형성된다.
또한, 알루미늄 합금막으로서는, 예를 들면 0.2wt%의 동을 포함한 알루미늄 합금막(A1-0.2wt% Cu 막)을 적용한다.
그 후, 실시예 1에서 설명한 도 2∼도 4에 나타낸 공정과 같은 공정을 거쳐서, 도 5에 나타낸 공정과 마찬가지로 박막 트랜지스터 T를 덮도록 실리콘질화막(10)을 형성한다.
다음으로, 소정의 포토레지스트 패턴을 마스크로 하여 실리콘 질화막 10과 6을 이방성 식각함으로써, 콘택 홀 11a 및 콘택 홀 11b를 형성한다. 이때, 식각 가스로서, CF4와 02의 혼합 가스 또는 SF6과 02의 혼합 가스를 사용한다.
특히, 이 공정에서는, 도 11에 나타낸 것과 같이, 콘택 홀 11b를 형성할 때에 콘택부(12a)에서 질소를 함유한 알루미늄막의 소정 막 두께 d2를 얻기 위해서, 질소를 함유한 알루미늄막(5)의 최초의 막 두께 25nm와, 그 식각비 약 5nm/min을 고려하여, 과식각량을 125%로 한다. 이에 따라, 콘택부(12a)에서 질소를 함유한 알루미늄막의 막 두께 d2는 약 10nm가 된다.
그 후, 실시예 1에서 설명한 도 7부터 도 9에 나타낸 공정과 동일한 공정을 거침으로써 액정표시장치가 완성된다.
이와 같이 하여 제조된 액정표시장치에 의하면, 특히 콘택부(12a)에서의 질소를 함유한 알루미늄막(5)의 막 두께 d2가 질소를 함유한 알루미늄막(5)의 비저항의 값에 따라서 소정의 막 두께로 설정된다.
이 경우, 질소를 함유한 알루미늄막(5)의 막 두께 d2가 약 10nm, 질소를 함유한 알루미늄막(5)의 비저항이 ∼1×105μΩ·cm 정도가 되어, 도 10에 나타낸 것과 같이, 콘택부(12a)에서의 콘택 저항값을 100KΩ이하, 바람직하게는 500Ω 이하의 비교적 낮은 양호한 값으로 할 수 있다. 이에 따라, 실시예 1에서 설명한 액정표시장치와 마찬가지로 신호 지연을 방지할 수 있다.
또한, 본 액정표시장치에서는, 실시예 1의 액정표시장치에서 얻을 수 있는 효과에 부가하여 다음과 같은 효과를 얻을 수 있다.
본 액정표시장치에서는, 콘택부 이외에서의 질소를 함유한 알루미늄막의 막 두께는, 실시예 1의 액정표시장치에서의 질소를 함유한 알루미늄막의 막 두께(약 12nm)보다도 두껍다. 이 때문에, 예를 들면 화소 전극(13a)이나 단자 전극(13b)을 형성할 때의 식각액 등의 약액이 실리콘 질화막 10과 6에 존재하는 핀 홀을 통해서 스며들었다고 하여도 알루미늄 합금막(4)에 미치는 것을 보다 확실하게 저지할 수 있다.
그 결과, 단자측 배선(45a)이나 게이트 배선을 포함한 게이트 전극(45b)이 식각되거나 부식되거나 하는 것을 확실히 방지할 수 있다.
(실시예 3)
실시예 3에 따른 액정표시장치에 관해서 설명한다. 이 실시예에 따른 액정표시장치에서는, 질소를 함유한 알루미늄막의 막 두께가 비교적 두껍고, 그 비저항의 값이 비교적 높은 경우에 관해서 설명한다.
먼저, 실시예 1에서 설명한 도 1에 나타낸 공정과 동일한 공정에서, 유리기판(2) 위에 알루미늄막(4)과 질소를 함유한 알루미늄막(5)을 형성한다.
이때, 질소를 함유한 알루미늄막(5)의 막 형성 조건으로서, 스퍼터 장치에 서의 DC 전력을 1KW로 한다. 챔버내에 도입하는 질소 가스로서, 아르곤(Ar)-20% N2혼합 가스 용기에서 희석된 질소 가스를 사용한다. 그리고, 이 혼합가스유량을 50 sccm으로 한다. 즉, 질소 가스의 실질 유량 F를 10sccm으로 한다. 또한, 질소를 함유한 알루미늄막(5)의 막 두께가 약 20nm가 되도록 막 형성 시간을 조정한다. 이에 따라, 비저항이 비교적 높은 (∼1×105μΩ·cm)질소를 함유한 알루미늄막이 형성된다.
또한, 알루미늄 합금막으로서는, 예를 들면 0.2wt%의 동을 포함한 알루미늄 합금막(A1-0.2wt% Cu 막)을 형성한다.
그 후, 실시예 1에서 설명한 도 2∼도 4에 나타낸 공정과 동일한 공정을 거쳐서, 도 5에 나타낸 공정과 마찬가지로, 박막 트랜지스터 T를 덮도록 실리콘 질화막(10)을 형성한다.
다음으로, 소정의 포토레지스트 패턴을 마스크로 하여, 실리콘 질화막 10과 6을 이방성 식각함으로써, 콘택 홀 11a 및 콘택 홀 11b를 형성한다.
이 콘택 홀 11a 및 11 b를 형성할 때에, 2 단계의 식각을 수행한다.
그 제 1 단계의 식각에서는, CF4과 02의 혼합가스 또는 SF6과 02의 혼합가스를 사용하여 약 125%의 과식각을 시행한다. 그 다음, 02가스의 공급을 멈추고, N2가스를 도입한다.
그리고, 제 2 단계의 식각에서는, CF4과 N2의 혼합 가스 또는 SF6과 N2의 혼합 가스에 의해 약 50초간의 식각을 시행한다.
이에 따라, 질소를 함유한 알루미늄막(5)이 식각되어 알루미늄 합금막(4)의표면이 노출되기 전에 산소 가스가 멈춰지고 질소 가스가 도입됨으로써, 그 후 노출된 알루미늄 합금막(4)의 표면이 산소(02)로 표백되어 산화 알루미늄의 피막이 형성되는 경우는 없고, 알루미늄 합금막(4)의 표면에 질소를 함유한 알루미늄층이 형성된다.
그 후, 실시예 1에서 설명한 도 7부터 도 9에 나타낸 공정과 마찬가지의 공정을 거쳐서 액정표시장치가 완성된다.
특히, 이 제조방법에 의하면, 도 12에 나타낸 것과 같이, 질소를 함유한 알루미늄막(5)의 유리기판(2)내의 균일성이 별로 양호하지 않고, 또한, 콘택부에서의 막 두께 d3의 제어가 어려운 경우라도, 2 단계의 식각을 시행함으로써 콘택부(12a)에 원하는 두께의 질소를 함유한 알루미늄막을 용이하게 형성할 수 있다.
즉, 식각에 의해 콘택 홀 11b를 형성할 때에, 콘택 홀의 밑바닥에 부분적으로 알루미늄 합금막(4)의 표면이 노출되었어도, 알루미늄 합금막(4a)의 표면이 노출되기 전에 산소 가스가 멈춰지고 질소 가스가 도입됨으로써, 그 노출된 표면에는 막 두께 약 2∼4nm로 쌓여지는 질소를 함유한 알루미늄층이 형성된다.
그 결과, 콘택부(12a)에서 양호한 콘택 저항을 얻을 수 있어, 실시예 1에서 설명한 액정표시장치와 마찬가지로 신호 지연을 방지할 수 있다.
또한, 본 액정표시장치에서는, 콘택부(12a) 이외에서의 질소를 함유한 알루미늄막의 막 두께는, 실시예 1의 액정표시장치에서 질소를 함유한 알루미늄막의 막 두께(약 12nm)보다도 두껍다.
이에 따라, 실시예 2에서의 액정표시장치와 마찬가지로, 단자측 배선(45a)이나 게이트 배선을 포함한 게이트 전극(45b)이 식각되거나 부식되거나 하는 것을 확실히 방지할 수 있다.
(실시예 4)
실시예 4에 따른 액정표시장치에 관해서 설명한다. 실시예 1∼3에서의 액정표시장치에서는, 단자측 배선이나 게이트 전극에 알루미늄 합금막과 질소를 함유한 알루미늄 합금막으로 이루어지는 적층막을 적용하였다. 본 실시예에서는, 이에 부가하여 박막 트랜지스터의 소스 전극 및 드레인 전극에도 알루미늄 합금막과 질소를 함유한 알루미늄막의 적층막을 적용한 액정표시장치에 관해서 설명한다.
먼저, 실시예 1에서 설명한 도 1 내지 도 3에 나타낸 공정과 동일한 공정을 거친 후에, 도 13에 나타낸 것과 같이, 스퍼터링법에 의해 막 두께 약 100nm의 크롬막(31)을 형성한다. 이 크롬막(31)을 덮도록 스퍼터링법에 의해 막 두께 약 200 nm의 알루미늄 합금막(32)을 형성한다. 또한, 이 알루미늄 합금막(32) 위에 질소를 함유한 알루미늄막(33)을 형성한다.
질소를 함유한 알루미늄막(33)의 막 형성 조건으로서, 스퍼터 장치에서의 DC 전력을 1KW로 한다. 챔버내에 도입하는 질소 가스로서, 아르곤(Ar)-10% N2혼합 가스 용기에서 희석된 질소 가스를 사용한다. 그리고, 그 혼합 가스 유량을 50sccm으로 한다. 즉, 질소 가스의 실질 유량 F를 5sccm으로 한다. 질소화 알루미늄막의 성장 속도 D를 약 20nm/min으로 하여 질소를 함유한 알루미늄막(5)의 막 두께가 약30nm가 되도록 막 형성 시간을 조정한다.
또한, 알루미늄 합금막(32)으로서, 예를 들면 0.2wt%의 동을 포함한 알루미늄 합금막(A1-0.2wt% Cu 막)을 적용한다.
다음으로, 질소를 함유한 알루미늄막(33) 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 포토레지스트 패턴을 마스크로 하여 질소를 함유한 알루미늄막(33) 및 알루미늄 합금막(32)을 식각하고, 또한 크롬막(31)을 식각한다.
다음으로, 건식 식각에 의해 채널 영역상의 n+형 비결정질 실리콘막(8)을 제거함으로써, 도 14에 나타낸 것과 같이, 소스 배선을 포함한 소스 전극(9a), 드레인 전극(9b)을 형성한다. 그 후, 포토레지스트 패턴을 제거한다.
다음으로, 도 15를 참조하여, 박막 트랜지스터 T를 보호하기 위해서 실리콘 질화막 6위에, CVD법 등에 의해 실리콘 질화막 10을 형성한다. 이 실리콘 질화막 10위에, 예를 들면 아크릴 등으로 이루어지는 감광성 투명 수지막(34)을 약 3㎛ 정도로 도포하여 형성한다.
다음으로, 사진 제판을 하는 것에 의해 감광성 투명 수지막(34) 및 실리콘 질화막 10과 6을 식각함으로써, 콘택 홀 11a 및 콘택 홀 11b를 형성한다. 이때의 식각 가스로서, CF4또는 SF6등을 사용한다. 또한, 과식각량을 약 30%으로 하였다. 이는 과식각에 의해 콘택부에서 질소를 함유한 알루미늄의 막 두께가 원하는 막 두께보다도 얇게 되는 것을 방지하기 위해서 이다.
특히, 소스 전극(9a)의 표면을 노출하는 콘택 홀 11a에서는, 콘택 홀 11b와비교하여 실리콘 질화막 10이 식각된 후에 질소를 함유한 알루미늄막(33a)이 식각된다. 이 때문에, 이 부분의 질소를 함유한 알루미늄막의 식각량이 콘택 홀 11b에서의 질소를 함유한 알루미늄막(5a)의 식각량보다도 많아진다.
이 경우, 도 16 및 도 17에 나타낸 것과 같이, 질소를 함유한 알루미늄막(33)으로서, 상기 질소를 함유한 알루미늄막(5)보다도 두껍게 약 30nm로 형성함으로써, 콘택 홀 11a의 콘택부에서의 질소를 함유한 알루미늄막(33a)의 막 두께를 원하는 막 두께로 할 수 있다. 또, 이에 관해서는 후에 보다 구체적으로 설명한다.
다음으로, 도 18을 참조하여, 콘택 홀 11a 및 11b를 포함한 감광성 투명 수지막(34) 위에, 예를 들면 스퍼터링법등에 의해 막 두께 약 100nm의 ITO막(도시하지 않음)을 형성한다. 이 ITO막 위에 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다.
그 포토레지스트 패턴을 마스크로 하여 ITO막을 식각함으로써, 화소 전극(13 a) 및 단자 전극(13b)을 형성한다. 그 후, 실시예 1에서 설명한 도 8 및 도 9에 나타낸 공정과 동일한 공정을 거침으로써 액정표시장치가 완성된다.
상술한 제조방법에 의하면, 도 16 및 도 17에 나타낸 콘택 홀 11a 및 11b의 콘택부 12a 및 12b에서, 각각 원하는 막 두께의 질소를 함유한 알루미늄막이 형성된다.
먼저, 콘택 홀 11b에서는, 식각된 실리콘 질화막의 전체 막 두께는 약 500n m(실리콘 질화막 6: 40Onm, 실리콘 질화막 1O: 1O0nm)이다. 이 식각에서는, 30%의과식각을 한다. 이 때문에, 식각 전체로서 실리콘 질화막의 막 두께를 환산하면 약 650nm 정도가 식각되게 되고, 과식각에 의해 식각되는 막 두께는 약 150nm 정도에 해당된다.
한편, 콘택 홀 11a에서는, 식각된 실리콘 질화막의 전체 막 두께는 약 100n m(실리콘 질화막 10: 100nm)이다. 상기한 것과 같이, 이 식각에서는 실리콘 질소화막의 막 두께로 환산하면 약 650nm 정도가 식각되게 된다. 이 때문에, 과식각에 의해 식각되는 막 두께는 약 550nm정도에 해당된다.
질소를 함유한 알루미늄막과 실리콘 질화막의 식각 선택비(AlN/SiN)를 약1/20으로 하면, 콘택 홀 11b에서의 질소를 함유한 알루미늄막(5a)은 약 7.5nm 식각되게 된다. 질소를 함유한 알루미늄막(5a)의 최초의 막 두께는 약 12nm이기 때문에, 식각이 종료한 시점에서 약 4.5nm의 질소를 함유한 알루미늄막 d4가 남겨지게 된다.
한편, 콘택 홀 11a에서의 질소를 함유한 알루미늄막(33a)은 약 27.5nm 식각되게 된다. 질소를 함유한 알루미늄막(33a)의 최초의 막 두께는 약 30nm이기 때문에, 식각이 종료한 시점에서 약 2.5nm의 질소를 함유한 알루미늄막 d5가 남겨지게 된다.
이와 같이 하여, 각각의 콘택부 12a 및 12b에서 원하는 콘택 저항값을 얻기 위한 소정의 질소를 함유한 알루미늄막의 막 두께를 얻을 수 있다.
또한, 이 액정표시장치에서는 막 두께 1㎛ 이상의 감광성 투명 수지막(34)을사용하였지만, 이러한 막을 사용하지 않는 경우에는, 질소를 함유한 알루미늄막이 20nm 이상이라도 비교적 두껍기 때문에, 도 19에 나타낸 것과 같이, 소스 전극(19 a) 및 드레인 전극(9b)을 형성할 때의 식각에 의해서 질소를 함유한 알루미늄막(33a)의 처마(41)가 보다 크게 된다.
이 때문에, 동일 도면내 원형 점선(42)내에 나타낸 것과 같이, 예를 들면 소스 전극(9a)의 단차 부분 위에 형성되는 ITO막으로 이루어지는 화소 전극(13a)이 단선되는 경우가 있다.
본 액정표시장치에서는, 상술한 것과 같이, 감광성 투명 수지막(34)을 형성함으로써 화소 전극(13a) 등이 형성되는 면이 평탄해지고, 이러한 화소 전극(13a)의 단선을 방지할 수 있다.
이때, 소스 전극(9a) 및 드레인 전극(9b)을 형성할 때에 습식 식각이 아닌 건식 식각법을 사용함으로써, 질소를 함유한 알루미늄막(33a)의 처마가 형성되는 것을 방지할 수 있고, 이 경우에는 감광성 투명 수지막(34)을 생략하는 것이 가능하다.
이 경우의 건식 식각 조건의 일 예로서 다음 조건을 들 수 있다. 즉, 반응성 이온 식각(RIE)을 적용하여, 식각 가스로서 염소(Cl2) 및 3염화붕소(BC13)를 사용한다. 챔버내의 압력을 10Pa로 한다. RF 전력을 1500W로 한다. 그리고 식각 시간을 120초로 한다.
또한, 동일한 식각을 각 실시예에서 설명한 액정표시장치의 게이트 배선을 포함한 게이트 전극을 형성할 때에 적용함으로써, 질소를 함유한 알루미늄막의 막두께를 20nm이상으로 두껍게 하여도, 질소를 함유한 알루미늄막의 처마가 형성되지 않기 때문에, 게이트 배선의 초기 막 두께의 마진을 확대할 수 있다. 더욱이, 질소를 함유한 알루미늄막을 보다 두껍게 함으로써, 배선의 약액 내성을 향상할 수 있다.
또한, 감광성 투명 수지막을 적용함에 따라서, 화소 전극(3a)과, 드레인 전극(9a) 사이의 기생용량을 감소할 수 있어, 화소 전극(13a)과 드레인 배선을 포함한 드레인 전극(9a)을 중첩시킨 구조가 가능해진다.
이에 따라, 화소 전극(13a) 주변의 배향 불량 영역이 소스 배선 폭내에 덮어져서, 액정표시장치 패널의 개구율을 향상할 수 있다. 이때, 개구율이란, 도 8에 나타낸 블랙 매트릭스(19)나 배선에 의해 빛이 차단되는 영역과 빛이 투과하는 영역의 비를 말한다.
또한, 비교적 낮은 저항을 갖는 알루미늄 합금을 배선 재료에 사용함으로써, 각 배선폭을 보다 가늘게 설계할 수 있고, 이들에 의해 보다 높은 개구율을 실현할 수 있다.
이때, 상기 각 실시예에서는, 채널 식각형의 비결정질 실리콘 박막 트랜지스터를 사용한 액정표시장치에 관해서 설명하였지만, 플레이너형의 저온 폴리실리콘 박막 트랜지스터를 사용한 액정표시장치의 소스 배선에 상술한 알루미늄 합금막과 질소를 함유한 알루미늄 합금막을 적용함으로써, 동일한 효과를 얻을 수 있다.
또한, 액정표시장치에 한정되지 않고, 넓게는 알루미늄 합금을 포함하는 다층 배선 구조를 갖는 반도체 장치의 콘택 부분에 있어서, 콘택부에 위치하는 질소를 함유한 알루미늄막을 소정의 막 두께로 함으로써, 콘택 저항이 낮은 반도체 장치를 얻을 수 있다.
또한, 콘택부로서, 콘택 홀내에 위치하는 경우를 예로 들었지만, 이에 한정되지 않고, 2개의 배선이 전기적으로 접촉하는 부분에 이 구조를 적용함으로써, 콘택 저항을 대폭 감소할 수 있다.
여기서 개시된 실시예는 모든 점에서 예시로 제한된 것이 아니다라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아닌 특허청구의 범위에 의해 기재되고, 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경을 포함할 수 있다.
이상과 같은 본 발명은 다음과 같은 효과들을 갖는다.
먼저, 본 발명의 반도체 장치에 의하면, 콘택부에서의 제 1 도전층의 제 2 층의 막 두께가 제 2 층의 비저항값에 따라서 소정의 막 두께로 설정되므로, 콘택 저항을 대폭 감소할 수 있다. 그 결과, 신호 지연을 방지함과 아울러, 배선 등의 부식을 방지할 수 있다. 또한, 콘택부 이외의 부분에서의 제 2 층의 막 두께 T는, 콘택부에서의 막 두께보다도 두꺼우므로, 제 2 도전층을 형성할 때의 식각액 등의 약액이, 제 1 도전층의 제 1 층에까지 스며드는 것을 보다 확실히 저지할 수 있다. 그 결과, 내약액성이 뛰어난 제 1 도전층을 얻을 수 있다. 또한, 제 1 층과 제 2 층의 계면의 접합 상태가 양호하게 되고, 콘택 저항을 보다 낮게 할 수 있다. 또한, 제 1 도전층 위에 절연막을 통해 형성되는 제 2 도전층이 단차 부분으로 단선하는 것을 방지할 수 있다. 이 반도체 장치를 액정표시장치 등에 적용하는 것이 가능해진다.
다음으로, 본 발명의 액정표시장치에 의하면, 콘택부에서의 제 1 도전층의 상층부의 막 두께가 상층부의 비저항값에 따라서 소정의 막 두께로 설정되어 있으므로, 콘택 저항을 대폭 감소할 수 있다. 그 결과, 쉽게 신호 지연이 방지되어 배선 등의 부식을 억제할 수 있다.
다음으로, 본 발명의 반도체 장치의 제조방법에 의하면, 콘택 홀을 형성하는 공정에서 상층부의 비저항에 따라서 콘택부에서의 상층부의 막 두께가 소정의 막 두께로 형성됨으로써, 콘택 저항을 대폭 감소할 수 있다. 그 결과, 신호지연이 방지되어 배선 등의 부식이 억제되는 반도체 장치를 용이하게 제조할 수 있다. 그 결과, 제 1 도전층의 위에 형성되는 제 2 도전층이, 제 1 도전층의 단차부에서 단선하는 것을 방지할 수 있다.

Claims (3)

  1. 주표면을 갖는 기판(2)과,
    상기 기판(2)의 주표면 위에 형성된 제 1 도전층(45a)과,
    상기 기판(2)의 주표면 위에 형성되어 상기 제 1 도전층(45a)과 전기적으로 접속된 제 2 도전층(13b)을 구비하고,
    상기 제 1 도전층(45a)은,
    알루미늄을 주성분으로 하는 제 1 층(4a)과,
    질소를 함유한 알루미늄을 포함한 제 2 층(5a)을 갖는 적층막으로 구성되고,
    상기 제 1 도전층(45a)과 상기 제 2 도전층(13b)이 접촉하는 콘택부(12a)에서는, 상기 제 2 층(5a)이 상기 제 2 도전층(13b)과 직접 접촉하고,
    상기 콘택부(12a)에서의 상기 제 2 층(5a)의 막 두께는, 상기 제 2 층(5a)의 비저항에 따라서 소정의 콘택 저항을 얻을 수 있도록 설정된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전층(45a)을 덮도록 상기 기판(2) 위에 형성된 절연막(6)과,
    상기 절연막(6)에 형성되고, 상기 제 1 도전층(45a)의 표면을 노출하는 콘택 홀(11b)을 구비하고,
    상기 콘택부(12a)는 상기 콘택 홀(11b)내에 위치하고,
    상기 제 1 도전층(45a)은 상기 제 1 층(4a) 위에 상기 제 2 층(5a)이 형성되고,
    상기 제 2 도전층(13b)은 상기 콘택 홀(11b)내를 포함하는 상기 절연막(6) 위에 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 콘택부(12a)에서의 상기 제 2 층(5a)의 막 두께 d는,
    상기 제 2 층(5a)의 비저항 ρ이 5O<ρ≤1×105μΩ·cm인 경우는,
    0<ρ·d<3Ω·㎛2
    을 만족시키는 막 두께이고,
    상기 비저항 ρ이 1×105μΩ·cm<ρ인 경우는,
    0<d<3nm
    을 만족시키는 두께이며,
    상기 콘택부(12a)의 면적을 면적 S로 하면, 소정의 상기 콘택 저항 R은 R·S<100 MΩ·㎛2를 만족시키는 것을 특징으로 하는 반도체 장치.
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