KR100365420B1 - 반도체소자의분리방법 - Google Patents

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Abstract

본원은 반도체 소자의 필드 산화막 형성방법을 개시한다. 개시된 본 발명은 반도체 기판상에 패드 산화막, 폴리실리콘 및 실리콘 질화막을 순차적으로 형성하는 단계; 상기 실리콘 질화막 상부에 소자 분리 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 하부의 실리콘 질화막 및 폴리실리콘의 일부분을 식각하는 단계; 상기 노출된 부분을 산화하여 필드 산화막을 형성하는 단계, 상기 필드 산화막의 내부를 소정 부분 식각하는 단계; 상기 식각이 이루어진 필드 산화막 내벽에 스페이서를 식각하는 단계; 상기 필드 산화막 내벽의 스페이서를 마스크로 하여 노출된 기판을 소정 깊이로 식각하는 단계; 상기 필드산화막 및 트렌치 내부에 매립되도록 산화막을 형성하는 단계; 상기 산화막물 실리콘 질화막이 노출되도록 식각하는 단계; 및 상기 실리콘 질화막과 폴리실리콘 및 패드 산화막의 일부를 식각하는 단계를 포함한다.

Description

반도체 소자의 분리 방법
본 발명은 반도체 소자의 분리 방법에 관한 것으로, 보다 구체적으로는 고집적 반도체 소자에서 좁은 면적을 제공하고, 더불어 절연 특성이 우수한 필드 산화막을 형성할 수 있는 반도체 소자의 분리 방법에 관한 것이다.
현재의 반도체 소자는 고집적화됨에 따라 소자의 활성 영역의 면적 밀도가 증가하고 있다. 이러한 활성 영역의 면적 밀도는 소자의 분리 영역의 면적에 의하여 결정된다. 일반적으로 공지된 반도체 소자의 분리 기술은 로코스(LOCOS : Local Oxidation of Silicon) 기술로써, 국부적으로 선택적 산화를 이루어 필드 산화막을 형성하였다. 그러나, 로코스 기술에 의하여 형성된 필드 산화막은 국부성장시 성장 저지막으로 이용되는 질화막 하부에 산화막이 침투하여 형성되는 "버드 빅(bird's beak)이라는 고질적인 문제점을 가지고 있었다.
종래에는 제 1 도에 도시된 바와 같이, 로코스에 의한 문제점을 개선하기 위하여 패드 산화막과 질화막 사이에 폴리실리콘을 개재한 PBLOCOS(Poly Bufferd LOCOS) 방법이 제안되었다.
먼저, 도면에서와 같이, 반도체 기판(1) 예를들어, P형의 실리콘 기판상에 150Å의 두께를 지니는 열산화막(2)을 형성한다. 그리고, 500Å 두께의 폴리실리콘막(3)과 2000Å두께의 실리콘 질화막(4)을 열산화막(2) 상부에 순차적으로 형성한다. 그런다음, 실리콘 질화막(4) 상부에 포토리소그라피 공정에 의하여 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 반응성 이온 에칭(Reactive Ion Etching)방법으로 상기 실리콘 질화막(4)과 폴리실리콘막(3)의 일부를 제거한다. 그후, 채널 저지층을 형성하기 위하여 노출된 폴리실리콘층을 이온 주입시의 기판 보호층으로 하여 불순물을 이온주입한다.
그리고나서, 상기 레지스트 패턴을 제거하고, 챔버내를 산화 분위기로 조성하여 3000 내지 5000Å 두께의 필드 산화막(5)을 형성한다.
그러나, 상기와 같은 종래의 PBLOCOS 방식에 따른 손자 분리 방법은 고집적반도체 소자에 있어서, 로코스 산화막이 지니는 고질적인 문제점인 넓은 영역을 차지하여 반도체 소자의 활성 영역을 감소시키는 고질적인 문제점과, 국부 산화로 인한 필드산화막의 높이에 따라 토폴로지가 증대되는 문제점 뿐만 아니라, 이러한 문제점을 감안하여 필드 산화막의 높이 및 크기를 감소시키게 되면, 반도체 소자내에서 필드 산화막으로서의 절연특성을 확보하기 어렵게 되었다.
따라서, 본 발명은 우수한 절연 특성 및 토폴로지를 개선함과 더불어 좁은 영역에서 소자 분리막을 제작함으로써, 고집적 반도체 소자에 이용될 수 있는 반도체 소자의 분리 방법을 제공하는 것을 목적으로 한다.
제 1 도는 종래의 반도체 소자의 분리 방법을 설명하기 위한 공정도
제 2 도 (가) 내지 (마)는 본 발명의 [실시예1]에 따른 반도체 소자의 분리 방법을 설명하기 위한 도면
제 3 도 (가) 내지 (마)는 본 발명의 [실시예2]에 따른 반도체 소자의 분리 방법을 설명하기 위한 도면
<도면의 주요 부분에 대한 부호의 설명>
11,21 : 반도체 기판 16,25 : 필드 산화막
18,26 : 필드 산화박 스페이서 19,27 : 트랜치
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 기판상에 패드 산화막, 폴리실리콘 및 실리콘 질화막을 순차적으로 형성하는 단계; 상기 실리콘 질화막 상부에 소자 분리 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 하부의 실리콘 질화막 및 폴리실리콘의 일부분을 식각하는 단계, 상기 노출된 부분을 산화하여 필드 산화막을 형성하는 단계; 상기 필드 산화막의 내부를 소정 부분 식각하는 단계; 상기 노출된 필드 산화막 및 트렌치 내부에 매립되도록 전체 구조 상부에 산화막을 증착하는 단계; 상기 산화막을 실리콘 질화막이 노출되도록 에치백하는 단계; 및 상기 실리콘 질화막과 폴리실리콘 및 패드 산화막의 일부를 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 필드 산화막의 내부를 식각하는 방법은 실리콘 질화막 상부 및 필드 산화막 상부에 폴리실리콘을 형성하고, 상기 폴리실리콘을 블랭킷 식각하여 실리콘 질화막의 측벽에 스페이서를 형성한 후, 이를 마스크로 하여 필드 산화막을 건식 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 필드 산화막의 내부를 식각하는 다른 방법은 상기 필드 산화막 상부에 마스크 패턴을 형성하고, 그의 형태로 식각하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명을 자세히 설명하기로 한다.
[실시예1]
첨부한 도면 제 2 도 (가) 내지 (마)는 본 발명의 [실시예1]에 따른 반도체 소자의 분리 방법을 설명하기 위한 도면으로서, 먼저 제 2 도 (가)에 도시된 바와같이 반도체 기판(11) 상부에 제 1 패드 산화막(도시되지 않음)을 140 내지 160Å정도 형성하고. 그 상부에 570 내지 620℃의 온도 범위에서 사일렌 가스를 주입하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 제 1 폴리실리콘(도시되지 않음)을 450 내지 550Å정도 형성한다. 연속적으로 상기 제 1 폴리실리콘 상부에 DCS와 NH3가스를 이용하여 LPCVD 방법으로 1800 내지 2200Å 정도 실리콘 질화막(도시되지 않음)을 형성한다. 이어서, 소자의 주변 영역의 소정 부분을 제거하여 상기 주변 영역의 소자 분리 예정 영역을 노출시킨 다음, 챔버내부를 산화 분위기를 조성하여 일정 시간 동안 산화공정을 진행하여 소정 크기의 필드 산화막(12)을 제작한다. 상기 주변 영역의 필드 산화막은 커다란 절연을 요구하지 않으므로 주변 영역에 형성되는 소자에 따라 얇게 형성하여도 무방하다. 그후, 상기 기판(11)상에 존재하는 실리콘 질화막과 제 1 폴리실리콘을 통상의 방법으로 제거하고: 하부의 패드 산화막은 약 100Å정도 남겨지도록 식각한다.
그런 다음, 제 2 도 (나)에 도시된 바와 같이 전체 구조 상부에 열산화 공정을 진행하여 약 150Å 두께의 제 2 패드 산화막(13)을 형성한다. 상기 150Å의 두께는 상기 잔존하는 제 1 패드 산화막의 두께와 제 2 패드 산화막(13) 두께가 합쳐진 두께이다. 그리고 그 상부에 제 1 폴리실리콘과 동일한 방법 및 두께로 제 2 폴리실리콘(14)을 형성한 다음, 상기 제 2 폴리실리콘(14) 상부에 제 2 실리콘 질화막(15)을 형성한다. 이어서, 상기 제 2 실리콘 질화막(15) 상부에 소자 분리예정 영역을 노출시키기 위한 마스크 패턴(도시하지 않음)을 형성하고, 그의 형태로 식각한 다음, 상기 마스크 패턴을 제거한다. 이때, 상기 식각 공정시 소자 분리 예정 영역 상부의 제 2 패드 산화막(13) 및 일정 두께의 제 2 폴리실리콘(14)이 남겨지도록 형성하는 것이 바람직하다. 또한, 상기 노출되는 소자 분리 예정 영역의 폭은 0.6㎛ 이상인 것이 바람직하다.
그후, 제 2 도 (다)에 도시된 바와 같이, 노출된 부분에 채널 저지 이온을 이온 주입하고, 약 1100℃의 온도에서 질화막으로부터 노출된 부분을 2500 내지 3500Å 정도 산화시켜 셀 영역의 필드 산화막(16)을 형성한다. 그런 다음, 전체 구조 상부에 폴리실리콘을 증착하고, 이를 블랭킷 식각하여, 상기 식각이 이루어진 제 2 질화막(15)의 양측벽에 스페이서(17)를 형성한 후, 상기 제 2 질화막(15) 및 폴리실리콘 스페이서(17)를 이용하여 노출되는 하부의 필스 산화막(16)을 바닥부까지 건식 식각하여 제거한다.
그후, 제 2 도 (라)에 도시된 바와 같이 전체 구조 상부에 CVD 방법에 의한산화막을 소정 두께로 형성하고, 이를 블랭킷 식각 공정을 진행하면 일부분이 식각된 필드 산화막(16) 내벽에 제 2 스페이서(18)가 형성된다. 그리고 나서, 상기 제 2 스페이서(18)를 마스크로 하여 노출된 필드 산화막(16)의 바닥부를 소정깊이로 식각한다. 이를 필드 산화막(16)내의 트렌치(19)라 명하며, 상기 트렌치(19)의 폭은 0.1㎛ 정도이고, 깊이는 0.1 내지 0.3㎛ 정도가 되도록 하는것이 바람직하다.
그리고 난 다음, 제 2 도 (마)에 도시된 바와 같이 노출된 트렌치(19) 부분을 800 내지 900℃의 온도 범위에서 100 내지 200Å 정도의 열산화막을 형성하여 기판 식각시 발생하는 데미지를 제거한다. 이어서, 전체 구조물 상부에 상기 부분적으로 식각이 이루어진 필드 산화막(16) 및 트렌치(19) 부분이 매립되도록 CVD 산화막(20)을 비교적 두께거 증착한 다음, 상기 기판 상부에 위치한 제 2 실리콘 질화막(15)과 제 2 폴리실리콘(14)을 제거하고, 그 하부의 제 2 패드 산화막(13)을 100Å 정도 남도록 식각하므로써, 좁은 면적에 절연 특성이 우수한 소자 분리막을 제조한다.
[실시예2]
첨부한 도면 제 3 도 (가) 내지 (마)는 본 발명의 [실시예2]를 설명하기 위한 도면으로서, 먼저 제 3 도 (가)에 도시된 바와 같이 반도체 기판(21) 상부에 패드 산화막(22)과 폴리실리콘(23) 및 실리콘 질화막(24)을 순차적을로 형성하고, 셀 영역 및 주변 영역의 소자 분리 예정 영역의 실리콘 질화막(24) 및 약 250 내지 300Å 정도 만큼의 폴리실리콘(23)을 식각한다.
그후, 제 3 도 (나)에 도시된 바와 같이 노출된 폴리실리콘층(23)에 채널저지 이온을 이온 주입하고, 산화 분위기에서 일정 시간 동안 산화 공정을 진행하여 필드 산화막(25A, 25B)을 형성한다. 전체 구조 상부에 필드 산화막(25A, 25B) 특히, 셀 영역의 필드 산화막(25A)의 일정 부분을 식각하기 위하여 마스크 패턴(30)을 형성한다.
그런 다음, 제 3 도 (다)에 도시된 바와 같이 상기 마스크 패턴(30)의 형태로 하부의 필드 산화막(25A)을 식각하고, 상기 마스크 패턴(30)을 제거한다. 그리고 나서, 전체 구조물 상부에 LPCVD(Low Pressure CDV) 방법으로 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 2000Å 정도 증착한 다음, 상기 TEOS 산화막을 블랭킷 식각하면 식각이 이루어진 필드 산화막 내벽에 산화막 스페이서(26)이 형성된다. 그러면, 상기 산화막 스페이서(26)를 식각 마스크로 하여 노출된 실리콘 기판을 0.1 내지 0.3㎛ 정도 만큼 깊이로 식각하여 트렌치(27)를 형성한다.
그리고 난다음, 제 3 도 (라)에 도시된 바와 같이 전체 구조물 상부에 760 내지 800℃의 온조에서 사일렌 가스와 산화 질소를 이용하여 비교적 두꺼운 예를들어 6000Å 이상의 HTO(28 : high temperature oxide)를 증착하여 상기 필드 산화막(25A) 내부 및 트렌치(27) 영역에도 매립되도록 한다.
그런 다음, 제 3 도 (마)에 도시된 바와 같이 상기 HTO를 하부의 실리콘 질화막(24)을 식각 저지층으로 하여 습직 또는 건식 식각방식에 의하여 제거하고, 하부의 실리콘 질화막(24), 폴리실리콘(23) 및 소정 두께 만큼의 산화막(28)을 제거함으로써, 소망하는 반도체 소자 분리막을 형성한다.
이상에서 자세히 설명한 바와 같이 본 발명에 따르면 필드 산화막 내부에 트렌치를 형성하고, 산화막을 증착하여 트렌치를 매립시킴으로써 좁은 공간내에 절연 특성이 우수한 필드 산화막을 제조하여 소자의 특성을 개선시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 패드 산화막, 폴리실리콘 및 실리콘 질화막을 순차적으로 형성하는 단계; 상기 실리콘 질화막 상부에 소자 분리 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 하부의 실리콘 질화막 및 폴리실리콘의 일부분을 식각하는 단계; 상기 노출된 부분을 산화하여 필드 산화막을 형성하는 단계; 상기 필드 산화막의 내부를 소정 부분 식각하는 단계; 상기 식각이 이루어진 필드 산화막 내벽에 스페이서를 식각하는 단계; 상기 스페이서를 마스크로 하여 노출된 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 노출된 필드 산화막 및 트렌치 내부에 매립되도록 전체 구조 상부에 산화막을 증착하는 단계; 상기 산화막을 실리콘 질화막이 노출되도록 에치백하는 단계; 및 상기 실리콘 질화막과 폴리실리콘 및 패드 산화막의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 분리 방법.
  2. 제 1 항에 있어서, 상기 필드 산화막의 내부를 식각하는 방법은 실리콘 질화막 상부 및 필드 산화막 상부에 폴리실리콘을 형성하고, 상기 폴리실리콘을 블랭킷 식각하여 실리콘 질화막의 측벽에 스페이서를 형성하고, 이를 마스크로 하여 필드 산화막을 건식 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자의 분리 방법.
  3. 제 1 항에 있어서, 상기 필드 산화막의 내부를 식각하는 방법은 상기 필드 산화막 상부에 마스크 패턴을 형성하고, 그의 형태로 식각하는 것을 특징으로 하는 반도체 소자의 분리 방법.
  4. 제 1 항에 있어서, 상기 필드 산화막 내부의 트렌치의 깊이는 0.1 내지 0.3㎛인 것을 특징으로 하는 반도체 소자의 분리 방법.
  5. 제 1 항에 있어서, 상기 필드 산화막을 성장시키는 단계 이전에 채널 저지 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 분리 방법.
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