KR100361211B1 - 플래쉬 이이피롬 셀의 제조 방법 - Google Patents

Abstract

본 발명은 플래쉬 이이피롬 셀의 제조 방법에 관한 것으로, 셀 영역의 고전압 게이트 산화막을 일부 잔류시킨 상태에서 터널 산화막을 형성하고 이후 공정을 진행함으로써 셀의 액티브 영역을 감소시켜 상대적으로 플로팅 게이트와 콘트롤 게이트 계면의 면적을 증가시켜 커플링비를 증가시킬 수 있어 프로그램 및 소거 속도를 향상시킬 수 있는 플래쉬 이이피롬 셀의 제조 방법이 제시된다.

Description

플래쉬 이이피롬 셀의 제조 방법{Method of forming a flash EEPROM cell}

본 발명은 플래쉬 이이피롬 소자의 제조 방법에 관한 것으로, 특히 커플링비를 향상시켜 프로그램 및 소거 속도를 향상시킬 수 있는 플래쉬 이이피롬 소자의 제조 방법에 관한 것이다.

플래쉬 이이피롬 셀은 핫캐리어 인젝션(hot carrier injection)과 F-N 터널링을 이용하여 프로그램 및 소거를 실시하게 된다. 이와 같이 프로그램 및 소거를 실시하기 위해서는 고전압 트랜지스터용 고전압 게이트 산화막과 터널링을 위한 터널 산화막을 필요로 한다. 이와 같이 2가지의 게이트 산화막을 형성하는 플래쉬 이이피롬 셀의 제조 방법을 개략적으로 설명하면 다음과 같다.

반도체 기판의 소정 영역에 소자 분리막을 형성한 후 반도체 기판상에 웰 영역을 형성하기 위한 이온 주입 공정을 실시한다. 전체 구조 상부에 고전압 게이트 산화막을 형성한 후 셀 영역의 고전압 게이트 산화막을 완전히 제거한다. 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝한다. 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 반도체 기판이 노출될 때까지 패터닝하여 셀 영역에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하고, 주변 회로 영역에 고전압 트랜지스터를 형성한다.

플래쉬 이이피롬 셀은 프로그램과 소거 속도에 의해 칩의 특성이 좌우되기 때문에 현재 고속 소자를 구현하기 위해서는 커플링비가 중요한 요소로 작용하고 있다. 커플링비를 증가시키는 방법은 여러가지 있지만 이를 실현하기 위해서는 많은 공정을 필요로 하게 됨으로 생산 효율의 저하를 가져오게 된다.

상기의 공정에서는 셀 영역의 모든 부분을 개방하여 셀 영역의 고전압 게이트 산화막을 제거하게 된다. 이에 따라 셀의 커플링비를 증가시키는데 한계가 있어 프로그램 및 소거 속도를 향상시킬 수 없다.

따라서, 본 발명은 셀의 커플링비를 향상시킬 수 있어 프로그램 및 소거 속도를 향상시킬 수 있는 플래쉬 이이피롬 셀의 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 소정 영역에 소자 분리막을 형성한 후 전체 구조 상부에 고전압 게이트 산화막을 형성하는 단계와, 셀 영역의 고전압 게이트 산화막의 일부를 제거하고 일부를 잔류시키는 단계와, 전체 구조 상부에 터널 산화막을 성장시키고, 이에 의해 잔류된 상기 고전압 산화막도 소정 두께로 성장되는 단계와, 상기 반도체 기판 상부의 소정 영역에 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판 12 : 소자 분리막

13 : 고전압 게이트 산화막 14 : 감광막

15 : 터널 산화막 16 : 제 1 폴리실리콘막

17 : 유전체막 18 : 제 2 폴리실리콘막

19 : 절연막 20 : 비트라인

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 1(a)를 참조하면, 반도체 기판(11) 상부의 소정 영역에 소자 분리막(12)을 형성한 후 반도체 기판(11)상에 웰 영역을 형성하기 위한 이온 주입 공정을 실시한다. 전체 구조 상부에 고전압 게이트 산화막(13)을 형성한다. 전체 구조 상부에 감광막(14)을 형성한 후 패터닝하여 셀 영역의 소정 영역을 노출시킨다. 이 부분이 본 발명의 가장 큰 특징으로 기존에는 셀 영역의 고전압 게이트 산화막을 모두 제거하지만, 본 발명에서는 소자 분리막(12) 부분의 고전압 게이트 산화막(13)이 제거되지 않도록 감광막(14)을 패터닝한다. 패터닝된 감광막(14)에 의해 노출되는 영역의 길이는 셀 영역 전체의 길이에 대해 60∼85% 정도로 한다.

도 1(b)를 참조하면, 패터닝된 감광막(14)를 마스크로 노출된 고전압 게이트 산화막(13)을 식각하여 제거한 후 감광막(14)을 제거한다. 전체 구조 상부에 터널 산화막(15)을 성장시킨다. 이에 의해 잔류된 고전압 산화막(13)도 성장된 터널 산화막(15)의 두께에 따라 소정 두께 증가하게 된다. 이때, 성장된 터널 산화막(15)은 잔류된 고전압 게이트 산화막(13)에 비해 약 25∼85% 정도의 두께비를 갖는다.

도 1(c)를 참조하면, 전체 구조 상부에 제 1 폴리실리콘막(16)을 형성하고, 제 1 폴리실리콘막(16) 및 터널 산화막(15)을 패터닝한다. 전체 구조 상부에 유전체막(17) 및 제 2 폴리실리콘막(18)을 형성한 후 하부의 반도체 기판(11)이 노출되도록 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 전체 구조 상부에 절연막(19)을 형성하고, 금속층을 형성한 후 패터닝하여 비트라인(20)을 형성한다.

상술한 바와 같이 본 발명에서는 셀 영역의 고전압 게이트 산화막을 일부 잔류시킨 상태에서 이후 공정을 진행하게 되는데, 이에 의해 셀의 액티브 영역을 감소시킴으로써 상대적으로 플로팅 게이트와 콘트롤 게이트 계면의 면적을 증가시켜 커플링비를 증가시킬 수 있다.

상술한 바와 같이 본 발명에 의하면 기존의 셀 제조 방법의 큰 변화없이 커플링비를 증가시킴으로써 공정의 효율을 증가시킬 수 있어 경제적 측면에서 잇점이 있으며, 기존의 공정을 이용하여 공정 마진을 확보할 수 있다. 또한, 플래쉬 이이피롬 셀에서 중요한 터널 산화막의 질이 보장되고 콘트롤 게이트와 플로팅 게이트간의 커플링비가 증가되므로 프로그램 및 소거시 속도 및 균일도가 향상되어 수율을 향상시킬 수 있다.

Claims (3)

1. 반도체 기판 상부의 소정 영역에 소자 분리막을 형성한 후 전체 구조 상부에 고전압 게이트 산화막을 형성하는 단계;

   셀 영역의 고전압 게이트 산화막의 일부를 제거하고 일부를 잔류시키는 단계;

   전체 구조 상부에 터널 산화막을 성장시켜 상기 고전압 게이트 산화막이 잔류된 부분과 제거된 부분에 다른 두께의 터널 산화막이 형성되도록 하는 단계;

   상기 반도체 기판 상부의 소정 영역에 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
2. 제 1 항에 있어서, 상기 고전압 게이트 산화막이 제거된 셀 영역의 길이는 전체 셀 영역의 길이에 대해 60 내지 85%인 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
3. 제 1 항에 있어서, 상기 터널 산화막은 잔류된 고전압 게이트 산화막에 비해 25 내지 85%의 두께비를 갖는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.