JPH10125811A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 容量結合比を大きくして、過剰書き込みをな
くし、書き込み時のビット毎のベリファイ動作を不要と
する。 【解決手段】 半導体基板20上にゲート酸化膜21を介し
選択ゲート28を、その内部に選択ゲート28の左右端部と
一定の距離をおいてソース，ドレイン拡散層23，24を形
成する。ソース，ドレイン拡散層23，24と選択ゲート28
の間の領域にトンネル酸化膜22を形成する。浮遊ゲート
31は、トンネル酸化膜22、酸化膜25，26を介し、選択ゲ
ート28の側壁部にＯＮＯ絶縁膜29を、上部に厚い酸化膜
30を介し形成する。制御ゲート33は、浮遊ゲート31上の
ＯＮＯ複合絶縁膜32を介し形成する。よって浮遊ゲート
31の表面積を大きくでき、容量も大きくできる。さらに
電子を引き抜きすぎて浮遊ゲート31下が常時オンでも、
選択ゲート28により、書き込み後の閾値電圧は一義的に
決定され、書き込みベリファイが不要で、書き込み時間
が短縮がされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート型電界
効果トランジスタからなる不揮発性メモリセルで構成さ
れた半導体記憶装置とその駆動方法に関するものであ
る。

【０００２】

【従来の技術】従来の半導体記憶装置における、低電圧
単一電源で、書き込み，消去が可能な一括消去型ＥＥＰ
ＲＯＭとしては、図７に示すような構造のものが発表さ
れている(1993年ＩＥＤＭ2.3)。図７において、１はＰ
型シリコン基板、２はＮ型拡散層からなるソース、３は
Ｎ型拡散層からなるドレイン、４はゲート絶縁膜、５，
６はトンネル窓領域、７，８は酸化膜、９，10は比較的
厚い酸化膜の素子分離領域、11は浮遊ゲート、12は酸化
膜(Oxide)，ナイトライド膜(Nitride)，酸化膜(Oxide)
からなるＯＮＯ複合絶縁膜、13は制御ゲートである。

【０００３】この構造の特徴は、トンネル窓領域５，６
がソース２，ドレイン３の拡散領域上に対照的かつ自己
整合的に、微小面積で安定して形成され、さらにソース
２，ドレイン３の拡散領域が埋め込み拡散層となってい
るため、セル面積を大きくすることなく、浮遊ゲート11
をそれら埋め込み拡散領域上にオーバーラップさせて面
積を大きく取ることが可能になり、微小のトンネル窓領
域５，６と兼ね合って容量結合比((制御ゲート−浮遊ゲ
ート間の容量)／(浮遊ゲート周囲の総容量))を非常に大
きくできることにある。

【０００４】以前は、書き込み，消去共にＦＮ(Fawler
Nordhaim)トンネル電流を使用しようとする場合には、
書き込み時(浮遊ゲート11から電子を引き抜く場合)制御
ゲート13に負の高電圧を使用することが必須であり、回
路的な複雑さのみならず、プロセス的にもトリプルウエ
ルの実現が必要不可欠であり、コスト的に非常に高いデ
バイスとなっていた。

【０００５】しかし、前記のような構造を取ることによ
り、容量結合比が大きく取れるため、書き込み時負の高
電圧を使用する必要がなくなり、正の比較的低い電圧の
みで動作が可能になり、プロセスコストの低減および回
路設計の簡易化が実現されている。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体記憶装置においては、ソース，ドレイ
ン間のチャネル領域がすべて浮遊ゲートで覆われている
ため、メモリセルに対して浮遊ゲートが正に帯電するま
で電子が過剰に引き抜かれた場合つまり過剰書き込み状
態には、該当するメモリセルは常時導通状態になり、読
み出しが正常に行われなくなる。このため、従来は書き
込み時に各ビット毎のベリファイ動作(書き込み動作を
こまめに行い、各書き込み動作後毎にメモリセルの読み
出し電流を検出し、最適電流で書き込み動作を停止す
る。)が必要であり、検査時間の増大とビット線毎のベ
リファイ回路の必要性からチップ面積の増大化を招いて
いた。

【０００７】また、容量結合比を大きくとるため、浮遊
ゲートの形成にポリシリコン成長とパターニングを２回
繰り返す必要があり、工程が複雑になっている。すなわ
ち、メモリセルとしては従来通り２つのゲート電極を使
用していながら、その形成途上には、３層分のゲート電
極形成に匹敵するマスク回数と工程数を必要としてお
り、コストメリットが低いという問題があった。

【０００８】本発明は、前記従来技術の問題を解決する
ものであり、浮遊ゲート型トランジスタで構成される不
揮発性メモリセルを搭載した半導体記憶装置として、製
造コストおよびメモリセルサイズは従来のままで、容量
結合比を大きくして、過剰書き込みをなくし、書き込み
時のビット毎にベリファイ動作を不要とする半導体記憶
装置および駆動方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、本発明に係る半導体記憶装置は、一導電体型の半導
体基板と、半導体基板上に第１の酸化膜を介して存在す
る選択ゲートと、半導体基板内に選択ゲートの左右端部
に対して自己整合的に一定の距離をおいて形成される半
導体基板とは逆の導電体型の第１，第２の拡散層と、第
１，第２の拡散層と選択ゲートとの間のオフセット領域
と第１および第２の拡散層に対して自己整合的にオーバ
ーラップするトンネル窓領域の部分に形成された薄いト
ンネル酸化膜と、半導体基板と第１，第２の拡散層に対
してはトンネル酸化膜と第１および第２の拡散層の上部
で前記トンネル窓領域を除く部分では第２の酸化膜を介
し、選択ゲートに対して側壁部には第３の酸化膜、上部
には第４の酸化膜を介して存在する浮遊ゲートと、浮遊
ゲートを第５の酸化膜を介して覆う制御ゲートとから成
るように構成したものである。

【００１０】前記構成の半導体記憶装置において、書き
込み，消去動作に共にＦＮトンネル電流を用い、その消
去動作を行うため半導体基板および第１，第２の拡散層
のうち一方を接地し、前記第１，第２の拡散層の他方と
選択ゲートを電位的に解放して、制御ゲートを正の高電
圧の設定とし、また書き込み動作時には、選択ゲートと
第１，第２の拡散層のうち一方を電位的に解放し、前記
第１，第２の拡散層の他方に、消去動作における制御ゲ
ートに与える正の電圧よりも低い正の電圧を設定して、
制御ゲートと半導体基板を接地し、各動作を行う。これ
により、書き込み，消去動作に必要とする電流が少なく
できる。

【００１１】また、読み出し動作において、半導体基板
と第１，第２の拡散層のうち一方を接地し、制御ゲート
および選択ゲートに正の電圧を設定し、前記第１，第２
の拡散層の他方に前記制御ゲートおよび選択ゲートに印
加する電圧より低い正の電圧を設定して、電子を第１，
第２の拡散層の接地した一方から正の電圧を設定した他
方に向かって流し、浮遊ゲートに電子が蓄積された高い
閾値電圧状態にあるときはオフ状態、浮遊ゲートから電
子が引き抜かれた低い閾値電圧状態にあるときはオン状
態とすることができる。

【００１２】さらに、浮遊ゲートから電子を引き抜きす
ぎた過剰書き込み状態で、浮遊ゲート下のチャネル領域
が常時オン状態となっても選択ゲートで覆われたチャネ
ル領域でオン／オフの制御ができる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本発明の一実施の形
態における半導体記憶装置のメモリセルの構造を示す断
面図である。図１において、20は一導電体型の半導体基
板、21はゲート酸化膜、22はトンネル酸化膜、23は半導
体基板20とは逆の導電体型からなるソース拡散層、24は
半導体基板20とは逆の導電体型からなるドレイン拡散
層、25，26はソース，ドレイン拡散層23，24上に成長し
た比較的厚い酸化膜、27は素子分離領域、28は選択ゲー
ト、29は酸化膜，ナイトライド膜，酸化膜からなるＯＮ
Ｏ複合絶縁膜、30は厚い酸化膜、31は浮遊ゲート、32は
酸化膜，ナイトライド膜，酸化膜からなるＯＮＯ複合絶
縁膜、33は制御ゲートである。

【００１４】本実施の形態における半導体記憶装置は、
従来の浮遊ゲート31と制御ゲート33に加えて新たに選択
ゲート28を付加したもので、半導体基板20とその上に形
成された絶縁膜としてゲート酸化膜21を介し存在する選
択ゲート28を備えている。さらに、半導体基板20とは逆
の導電体型のソース拡散層23およびドレイン拡散層24
は、半導体基板20内に選択ゲート28の左右の端部に対し
て自己整合的に一定の距離をおいて形成される。ソー
ス，ドレイン拡散層23，24と選択ゲート28との間のオフ
セット領域には、薄いトンネル酸化膜22をゲート絶縁膜
とするチャネル領域を持ち、さらに、ソース，ドレイン
拡散層23，24とトンネル酸化膜22が自己整合的にオーバ
ーラップする領域でトンネル窓領域を形成する。

【００１５】また、浮遊ゲート31は、ソース，ドレイン
拡散層23，24に対しては、トンネル酸化膜22および酸化
膜25，26の絶縁膜を介して、半導体基板20に対しては、
トンネル酸化膜22を介して、また選択ゲート28の側壁部
に対してはＯＮＯ絶縁膜29を、上部に対しては厚い酸化
膜30の絶縁膜を介して覆う。さらに、制御ゲート33は、
浮遊ゲート31をＯＮＯ複合絶縁膜32を介して覆い形成さ
れる。

【００１６】このような構成の半導体記憶装置は、書き
込み時すなわち、浮遊ゲート31から電子を引き抜く場合
に、電子を引き抜きすぎて浮遊ゲート31下が常時オン状
態になっても、選択ゲート28部は常にエンハンスメント
状態であるため、書き込み後の閾値電圧は一義的に決定
され、書き込みベリファイは不要となり、回路設計に対
する負担が軽減されると同時に、書き込み時間の短縮が
可能となる。

【００１７】また、浮遊ゲート31を上部に厚い酸化膜30
を有する選択ゲート28とその両側に位置するチャネル領
域、およびソース／ドレイン拡散上に形成された酸化膜
25，26を覆うように配置することによって、浮遊ゲート
31の表面積を大きく保つことができ、その結果として浮
遊ゲート／制御ゲート間の容量を大きくとることが可能
になり、書き込み特性の向上が図れる。

【００１８】次に、本実施の形態における半導体記憶装
置の製造方法を工程順に示す。図２(ａ)は本実施の形態
における半導体記憶装置の製造工程１、図２(ｂ)は工程
２、図２(ｃ)は工程３、図２(ｄ)は工程４を説明する図
である。ここで、以下の各図において、前記実施の形態
を示す図１の構成要素に対応するものには同一の符号を
付してその説明は省略することにする。図２において、
34は第１の酸化膜であるゲート酸化膜層、35は選択ゲー
トとなる第１のポリシリコン膜層、36は第４の酸化膜で
ある厚い酸化膜層、37は選択ゲート層である。

【００１９】製造工程１は一導電体型の半導体基板20上
に、通常のＬＯＣＯＳ法により素子分離領域27を形成す
る(図２(ａ)参照)。その後、工程２としてゲート酸化膜
層34を通常の熱酸化法により形成する(図２(ｂ)参照)。
このゲート酸化膜層34は後に形成する選択ゲート28(図
１参照)のゲート酸化膜21(図１参照)となり、ここで
は、900度のパイロ酸化法により15nmとした。

【００２０】次に、工程３はゲート酸化膜層34の上部に
燐をドープした(約３×10²⁰cm³)第１のポリシリコン膜
層35と厚い酸化膜層36を公知の気相成長法によりそれぞ
れ形成する(図２(ｃ)参照)。ここで、第１のポリシリコ
ン膜層35の厚さは200nm、厚い酸化膜層36の厚さは200nm
とした。そして、工程４として通常のフォトリソグラフ
工程によって第１のポリシリコン膜層35と厚い酸化膜層
36を連続して、エッチングし選択ゲート層37を形成する
(図２(ｄ)参照)。

【００２１】図３(ａ)は本実施の形態における半導体記
憶装置の製造工程５、図３(ｂ)は工程６、図３(ｃ)は工
程７を説明する図である。図３において、38はナイトラ
イドの膜層、39はサイドウォールである。

【００２２】まず工程５は選択ゲート層37の形成後に、
酸化を行って、選択ゲート層37の側壁に薄い酸化膜を形
成する(図３(ａ)参照)。その後、工程６でナイトライド
の膜層38を公知の気相成長法により400nm程度成長させ
る(図３(ｂ)参照)。さらに、工程７により異方性のドラ
イエッチングをレジストマスクなしに行い、選択ゲート
層37の両側にナイトライドのサイドウォール39を形成す
る(図３(ｃ)参照)。

【００２３】なお、このサイドウォール39の底面の幅
は、第１ポリシリコン膜層35とその上に形成される厚い
酸化膜層36の２層構造からなる選択ゲート層37の高さ
と、この選択ゲート37層形成後に成長させるナイトライ
ドの膜層38の膜厚によって、一義的に形成されるため必
要に応じて、いかようにも変えることができる。

【００２４】図４(ａ)は本実施の形態における半導体記
憶装置の製造工程８、図４(ｂ)は工程９を説明する図で
ある。図４において、40は第２の酸化膜である酸化膜層
である。

【００２５】製造工程８は、前記図３(ｃ)に示すサイド
ウォール39形成後の半導体基板に、逆の導電体型のイオ
ン種として、ここでは砒素と燐をレジストマスクなしで
注入する。するとこれらイオン種は、選択ゲート層37，
サイドウォール39，素子分離領域27を除いた部分に自己
整合的に注入される(図４(ａ)参照)。その後工程９で、
これら注入のイオン種のアニール，拡散を兼ねて900度
のドライ酸化を行い、注入領域に50nm程度の酸化膜層40
を成長させる(図４(ｂ)参照)。

【００２６】図５(ａ)は本実施の形態における半導体記
憶装置の製造工程10、図５(ｂ)は工程11を説明する図で
ある。図５において、41は薄いナイトライド膜である。

【００２７】工程10は、ナイトライドからなるサイドウ
ォール39をリン酸により除去し、再度薄いナイトライド
の膜を公知の気相成長法により成長させる。その後、ナ
イトライドの異方性のドライエッチングを行い、最終的
に、選択ゲート層37の両側のみに薄いナイトライド膜41
を残す(図５(ａ)参照)。

【００２８】工程11は、バファードフッ酸で酸化膜エッ
チングを行い、かつてナイトライドからなるサイドウォ
ール39の底面に覆われていた半導体基板20領域上の酸化
膜を除去する。そして、この領域にトンネル酸化膜22の
成長を900度のパイロ酸化法により９nm程度行う(図５
(ｂ)参照)。このとき選択ゲート層の側壁に第３の酸化
膜であるＯＮＯ絶縁膜(図６(ａ)に示すＯＮＯ絶縁膜29)
が形成される。

【００２９】図６(ａ)は本実施の形態における半導体記
憶装置の製造工程12、図６(ｂ)は工程13、図６(ｃ)は工
程14を説明する図である。図６において、42は浮遊ゲー
トとなる第２のポリシリコン膜層、43は制御ゲートとな
る第３のポリシリコン膜層である。

【００３０】工程12により燐をドープした(約３×10²⁰
ｃｍ³)第２のポリシリコン膜層42を公知の気相成長法に
より300nm程度成長させる(図６(ａ)参照)。その後、工
程13で通常のフォトリソグラフ工程によって第２のポリ
シリコン膜層42をエッチングし、浮遊ゲート31を形成す
る(図６(ｂ)参照)。そして工程14は、酸化膜，ナイトラ
イド膜，酸化膜からなるＯＮＯ複合絶縁膜32を公知の気
相成長法によって酸化膜換算で15nm程度成長させる。そ
の後燐をドープした(約３×10²⁰ｃｍ³)第３のポリシリ
コン膜層43を公知の気相成長法により300nm程度成長さ
せる(図６(ｃ)参照)。

【００３１】最後に通常のフォトリソグラフ工程によっ
て第３のポリシリコン膜層43をエッチングし、制御ゲー
ト33を形成する(図１参照)。

【００３２】以上のように、製造された不揮発性メモリ
セルで構成された半導体記憶装置について、その各動作
を説明する。まず、消去動作においては、半導体基板20
および、ソース，拡散層23を接地し、ドレイン拡散層24
と選択ゲート28を電位的に解放し、制御ゲート31に正の
高電圧を印加する。これにより、電子が不揮発性メモリ
セルの浮遊ゲート31下のソース拡散層23からチャネル領
域のトンネル酸化膜22を介して、浮遊ゲート31にＦＮト
ンネリングメカニズムによって注入される。そしてメモ
リセルは高い閾値電圧状態になる。

【００３３】また、書き込み動作においてはソース拡散
層23と選択ゲート28を電位的に解放し、ドレイン拡散層
24を前記消去動作において制御ゲート33に与える電位よ
りも低い正の電圧に設定し、制御ゲート33と半導体基板
20を接地する。これにより、電子が不揮発性メモリセル
の浮遊ゲート31からトンネル酸化膜22を介してドレイン
拡散層24へＦＮトンネリングメカニズムによって引き抜
かれる。そしてメモリセルは低い閾値電圧状態となる。

【００３４】さらに、読み出し動作においては、半導体
基板20とソース拡散層23を接地し、選択ゲート28と制御
ゲート33に正の電圧を印加し、ドレイン拡散層24には選
択ゲート28と制御ゲート33に印加した電圧より低い正の
電圧を印加する。これにより、電子はソース拡散層23か
らドレイン拡散層24に向かって流れるため、半導体記憶
装置において、浮遊ゲート31に電子が蓄積された場合
(高い閾値電圧状態)は、選択ゲート28、制御ゲート33の
電位にかかわらずオフ状態になり、浮遊ゲート３１から
電子が引き抜かれた場合（低い閾値電圧状態)は、選択
ゲート28、制御ゲート33の電位を高電位状態にすること
によって、オン状態になる。

【００３５】また、半導体記憶装置のソース，ドレイン
拡散層23，24間の一部のチャネル領域しか浮遊ゲート31
で覆われていないため、過剰書き込み状態(浮遊ゲート3
1から電子が引き抜かれすぎて、浮遊ゲート31下のチャ
ネル領域が常時オン状態)となっても選択ゲート28で覆
われたチャネル領域でオン／オフの制御が可能であり、
浮遊ゲート31の電位にしたがってオン／オフを制御でき
る。

【００３６】以上説明したように本実施の形態の半導体
記憶装置は、図１に示すように従来の浮遊ゲート31と制
御ゲート33に加えて新たに選択ゲート28を付加したもの
である。浮遊ゲート31を選択ゲート28の上部で、かつ制
御ゲート33の下部に形成する構成とし、選択ゲート28の
両側部に浮遊ゲート31で直接覆われるチャネル領域を有
する構造として、さらに、制御ゲート33が浮遊ゲート31
を覆うように配置する。これにより、浮遊ゲート31から
電子が過剰に引き抜かれて、浮遊ゲート31下が常時オン
状態になっても、制御ゲート28でチャネル領域を制御で
きるので、書き込み状態(低い閾値電圧状態)の制御が正
確で容易になる。メモリセルの面積を犠牲にすることな
く、高容量比を実現しつつ過剰書き込みをなくし、書き
込み後のベリファイ動作を不要にすることができる。

【００３７】また、このような構造を持ったメモリセル
の書き込み，消去の動作をＦＮトンネル電流で行うこと
により、書き込み，消去に要する電流を下げることがで
き、本半導体記憶装置の低電圧単一電源による駆動が可
能になる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
浮遊ゲートを選択ゲートの上部で、かつ制御ゲートの下
部に形成する構成とし、選択ゲートの両側部に浮遊ゲー
トで直接覆われるチャネル領域を有する構造として、さ
らに、制御ゲートを浮遊ゲートを覆うように配置する。
これにより、浮遊ゲートから電子を引き抜く場合に電子
を引き抜きすぎて、浮遊ゲート下が常時オン状態になっ
ても、選択ゲートは常にエンハンスメント状態であるた
め、書き込み後の閾値電圧は一義的に決定され、書き込
みベリファイが不要となり、回路設計に対する負担が軽
減されると同時に、書き込み時間を短縮できる。また、
浮遊ゲートの表面積を大きく保ち、浮遊ゲート／制御ゲ
ート間の容量を大きくとることができ、さらには従来の
メモリセルに選択ゲートを付加する場合に、本発明のよ
うにメモリセルの中に選択ゲートを取り込むことによっ
て、単位セルあたりの面積を小さくでき(約30％程度)、
集積度が向上する。

【００３９】また、書き込み，消去時にＦＮトンネル電
流を利用することにしたので、書き込み，消去時に必要
となる電流を少なくすることができ、単一の低電圧電源
からの昇圧によりすべての動作が可能となり、低電圧単
一電源による駆動を行うことができる。

【００４０】また、半導体基板およびソース拡散層を接
地し、ドレイン拡散層と選択ゲートを電位的に解放し、
制御ゲートに正の高電圧を印加することにより、ソース
拡散層からトンネル酸化膜を介して浮遊ゲートに電子が
ＦＮトンネリングによって注入され、半導体記憶装置が
高い閾値電圧状態(消去状態)となる。消去に必要な電流
を極めて少なくできる。

【００４１】また、選択ゲートとソース拡散層を電位的
に解放し、ドレイン拡散層に低い正の電圧を印加し、制
御ゲートと半導体基板を接地することにより、電子が浮
遊ゲートからトンネル酸化膜を介してドレイン拡散層へ
ＦＮトンネリングによって引き抜かれ低い閾値電圧状態
(書き込み終了状態)となる。書き込みに必要な電流を極
めて少なくできる。

【００４２】また、半導体基板とソース拡散層を接地
し、選択ゲートと制御ゲートに正の電圧を印加し、ドレ
イン拡散層に選択ゲートと制御ゲートに印加した電圧よ
り低い正の電圧を印加する。電子はソース拡散層からド
レイン拡散層に向かって流れる。浮遊ゲートに電子が蓄
積された場合(高い閾値電圧状態)は、選択ゲート，制御
ゲートの電位にかかわらずソース拡散層とドレイン拡散
層間がオフ状態になり、また浮遊ゲートから電子が引き
抜かれた場合(低い閾値電圧状態)は、選択ゲート，制御
ゲートの電位を高電位状態にすることによって、ソース
拡散層とドレイン拡散層間がオン状態になる。浮遊ゲー
ト下のソース，ドレイン拡散層間が過剰書き込み状態と
なっても、選択ゲートのチャネル領域でオン／オフの制
御が可能で、さらに過剰書き込み状態における非選択ビ
ットのリーク電流による誤読み出しが防止できるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態における半導体記憶装置
のメモリセルの構造を示す断面図である。

【図２】(ａ)は本実施の形態における半導体記憶装置の
製造工程１、(ｂ)は工程２、(ｃ)は工程３、(ｄ)は工程
４を説明する図である。

【図３】(ａ)は本実施の形態における半導体記憶装置の
製造工程５、(ｂ)は工程６、(ｃ)は工程７を説明する図
である。

【図４】(ａ)は本実施の形態における半導体記憶装置の
製造工程８、(ｂ)は工程９を説明する図である。

【図５】(ａ)は本実施の形態における半導体記憶装置の
製造工程10、(ｂ)は工程11を説明する図である。

【図６】(ａ)は本実施の形態における半導体記憶装置の
製造工程12、(ｂ)は工程13、(ｃ)は工程14を説明する図
である。

【図７】従来の半導体記憶装置のメモリセルの構造を示
す断面図である。

【符号の説明】

１…Ｐ型シリコン基板、 ２…ソース、 ３…ドレイ
ン、 ４…ゲート絶縁膜、５，６…トンネル窓領域、
７，８，25，26…酸化膜、 ９，10，27…素子分離領
域、 11，31…浮遊ゲート、 12，29，32…ＯＮＯ複合
絶縁膜、 13，33…制御ゲート、 20…半導体基板、
21…ゲート酸化膜、 22…トンネル酸化膜、23…ソース
拡散層、 24…ドレイン拡散層、 28…選択ゲート、
30…厚い酸化膜、 34…ゲート酸化膜層、 35…第１の
ポリシリコン膜層、 36…厚い酸化膜層、 37…選択ゲ
ート層、 38…ナイトライドの膜層、 39…サイドウォ
ール、 40…酸化膜層、 41…薄いナイトライド膜、
42…第２のポリシリコン膜層、 43…第３のポリシリコ
ン膜層。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一導電体型の半導体基板と、該半導体基
   板上に第１の酸化膜を介して存在する選択ゲートと、前
   記半導体基板内に前記選択ゲートの左右端部に対して自
   己整合的に一定の距離をおいて形成される前記半導体基
   板とは逆の導電体型の第１，第２の拡散層と、該第１，
   第２の拡散層と前記選択ゲートとの間のオフセット領域
   と第１および第２の拡散層に対して、自己整合的にオー
   バーラップするトンネル窓領域の部分に形成された薄い
   トンネル酸化膜と、前記半導体基板と前記第１，第２の
   拡散層に対しては前記トンネル酸化膜と第１および第２
   の拡散層の上部で前記トンネル窓領域を除く部分では第
   ２の酸化膜を介し、前記選択ゲートに対して側壁部には
   第３の酸化膜、上部には第４の酸化膜を介して存在する
   浮遊ゲートと、該浮遊ゲートを第５の酸化膜を介して覆
   う制御ゲートとから成ることを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記半導体記憶装置への書き込み，消去
   動作において、共にＦＮトンネル電流を用いることを特
   徴とする半導体記憶装置の駆動方法。
3. 【請求項３】 前記半導体記憶装置への消去動作におい
   て、半導体基板および第１，第２の拡散層のうち一方を
   接地し、前記第１および第２の拡散層の他方と選択ゲー
   トを電位的に解放し、制御ゲートを正の高電圧に設定す
   ることにより、電子を前記第１，第２の拡散層のうち接
   地した方の拡散層からトンネル酸化膜を介し浮遊ゲート
   に注入することを特徴とする半導体記憶装置の駆動方法
4. 【請求項４】 前記半導体記憶装置への書き込み動作に
   おいて、選択ゲートと第１，第２の拡散層のうち一方を
   電位的に解放し、前記第１，第２の拡散層の他方に、消
   去動作における制御ゲートに与える正の電圧よりも低い
   正の電圧を設定し、制御ゲートと半導体基板を接地する
   ことにより、電子を浮遊ゲートから前記第１，第２の拡
   散層のうち正の電圧に設定した方の拡散層に引き抜くこ
   とを特徴とする半導体記憶装置の駆動方法。
5. 【請求項５】 前記半導体記憶装置への読み出し動作
   は、半導体基板と第１，第２の拡散層のうち一方を接地
   し、制御ゲートおよび選択ゲートに正の電圧を設定し、
   前記第１，第２の拡散層の他方に前記制御ゲートおよび
   選択ゲートに印加する電圧より低い正の電圧を設定する
   ことにより、電子を前記第１，第２の拡散層の接地した
   一方から正の電圧を設定した他方に向かって流すことで
   オン／オフ制御することを特徴とする半導体記憶装置の
   駆動方法。