KR100348222B1 - A method for forming a contact line of a semiconductor device - Google Patents
A method for forming a contact line of a semiconductor device Download PDFInfo
- Publication number
- KR100348222B1 KR100348222B1 KR1019990063601A KR19990063601A KR100348222B1 KR 100348222 B1 KR100348222 B1 KR 100348222B1 KR 1019990063601 A KR1019990063601 A KR 1019990063601A KR 19990063601 A KR19990063601 A KR 19990063601A KR 100348222 B1 KR100348222 B1 KR 100348222B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- forming
- semiconductor device
- contact
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 150000004767 nitrides Chemical class 0.000 claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000001312 dry etching Methods 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000008685 targeting Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 활성영역을 정의하는 소자분리막이 형성되는 반도체기판 상부에 게이트절연막, 게이트전극용 도전체, 마스크절연막의 적층구조로 형성된 게이트전극을 형성하고 상기 게이트전극 측벽을 포함한 전체표면상부에 제1산화막, 질화막, 및 제2산화막의 적층구조를 각각 일정두께 형성한 다음, 상기 제1산화막을 타겟으로 하는 제1 건식식각공정을 실시하고 상기 질화막을 타겟으로 하는 제2건식식각공정으로 상기 반도체기판을 노출시키는 절연막 스페이서를 제1산화막, 질화막, 및 제2산화막의 적층구조로 형성한 다음, 상기 저장전극 콘택부와 비트라인 콘택부로 예정된 영역에만 폴리실리콘으로 콘택패드를 형성하고 상기 절연막 스페이서를 구성하는 제2산화막을 습식방법으로 제거하여 상기 제2산화막 측벽에 구비된 폴리 스트링거를 제거하는 공정으로 상기 폴리 스트링거에 의한 도전체 간의 브릿지 현상을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.The present invention relates to a method for forming a contact of a semiconductor device, comprising: forming a gate electrode formed of a stacked structure of a gate insulating film, a conductor for a gate electrode, and a mask insulating film on a semiconductor substrate on which a device isolation film defining an active region is formed; A stacked structure of the first oxide film, the nitride film, and the second oxide film was formed on the entire surface including the electrode sidewalls, and then a first dry etching process was performed on the first oxide film, and the nitride film was used as the target. In the second dry etching process, an insulating layer spacer exposing the semiconductor substrate is formed in a stacked structure of a first oxide film, a nitride film, and a second oxide film, and then polysilicon is formed only in a region defined as the storage electrode contact portion and the bit line contact portion. Forming a contact pad and removing the second oxide film constituting the insulating film spacer by a wet method; The process of removing the poly stringer provided on the sidewall of the film prevents the bridge phenomenon between the conductors by the poly stringer, thereby improving the characteristics and reliability of the semiconductor device, and thereby enabling high integration of the semiconductor device. .
Description
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 반도체소자의고집적화에 따라 필요한 콘택패드 또는 콘택 플러그의 형성공정시 높은 워드라인의 에스펙트비 ( aspect ratio ) 로 인하여 절연막 스페이서와 반도체기판이 이루는 구석진 부분에 폴리 스트링거가 유발되는 현상을 방지하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact of a semiconductor device. In particular, an insulating layer spacer and a semiconductor substrate are formed due to an aspect ratio of a high word line during a process of forming a contact pad or a contact plug required for high integration of a semiconductor device. The present invention relates to a technique for preventing a poly stringer from occurring in a corner portion.
현재 사용되고 있는 노광기술로는 16 M DRAM 까지 콘택홀을 형성할 때 콘택홀 측벽의 도전층과 절연불량이 발생하지 않고 소자를 형성할 수 있으나, 소자가 고집적화됨에 따라 단위셀의 크기가 축소되고, 그에 따라서 콘택홀과 도전층의 간격이 좁아지게 된다.In the current exposure technology, when forming a contact hole up to 16 M DRAM, a device can be formed without a poor insulation with the conductive layer of the sidewall of the contact hole. However, as the device is highly integrated, the unit cell size is reduced. As a result, the gap between the contact hole and the conductive layer is narrowed.
상기와 같이 좁아진 콘택홀을 형성하기 위하여 콘택의 크기를 축소시켜야 하고, 이를 위하여 노광방식을 바꾸거나, 마스크를 바꾸어서 어느 정도는 해결할 수 있었다.In order to form a narrowed contact hole as described above, the size of the contact should be reduced, and for this purpose, it was solved to some extent by changing the exposure method or changing the mask.
도 1a 은 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 평면도이고, 도 1b 는 상기 도 1a 의 A-A 절단면을 따라 형성된 워드라인의 단면도이다.FIG. 1A is a plan view illustrating a method for forming a contact of a semiconductor device according to the prior art, and FIG. 1B is a cross-sectional view of a word line formed along the cut line A-A of FIG. 1A.
먼저, 반도체기판(11) 상부에 반도체소자의 활성영역(200)을 정의하는 소자분리막(13)을 형성한다.First, an isolation layer 13 is formed on the semiconductor substrate 11 to define the active region 200 of the semiconductor device.
그리고, 상기 반도체기판(11) 상부에 게이트산화막, 게이트전극용 도전체(15) 및 마스크절연막(17)를 적층한다.A gate oxide film, a gate electrode conductor 15, and a mask insulating film 17 are stacked on the semiconductor substrate 11.
그리고, 상기 마스크절연막(17) 상부에 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(도시안됨)을 형성한다.A photoresist pattern (not shown) is formed on the mask insulating layer 17 by an exposure and development process using a gate electrode mask (not shown).
그 다음, 상기 감광막패턴을 마스크로하여 상기 반도체기판(11) 상측에 마스크절연막(17), 게이트전극용 도전체(15) 및 게이트산화막으로 구성되는 적층구조를형성한다.Next, using the photoresist pattern as a mask, a stacked structure including a mask insulating film 17, a gate electrode conductor 15, and a gate oxide film is formed on the semiconductor substrate 11.
그리고, 상기 적층구조 측벽에 절연막 스페이서(21)를 형성한다. 이때, 상기 절연막 스페이서(21)는 전체표면상부에 질화막, 산화막 또는 산화질화막을 일정두께 형성하고 이를 이방성식각하여 형성한다.An insulating film spacer 21 is formed on the sidewalls of the stacked structure. In this case, the insulating film spacer 21 is formed by forming an nitride film, an oxide film, or an oxynitride film on the entire surface and anisotropically etching it.
그 다음, 전체표면상부에 콘택패드로 사용될 폴리실리콘(도시안됨)을 일정두께 형성하되, 상기 워드라인(100)의 상측을 도포할 수 있을 정도로 형성한다.Next, polysilicon (not shown) to be used as a contact pad is formed on the entire surface, and the thickness is formed so that the upper side of the word line 100 can be coated.
그리고, 상기 활성영역(200)에 비트라인 콘택부(25)이나 저장전극의 콘택부(23)로 예정된 부분에만 상기 폴리실리콘을 남기는 패터닝공정으로 상기 콘택패드(도시안됨)를 형성한다.In addition, the contact pad (not shown) is formed in the active region 200 by a patterning process in which the polysilicon is left only at a portion designated as the bit line contact portion 25 or the contact portion 23 of the storage electrode.
그러나, 도 1a 의 ⓐ 와 같이 상기 워드라인(100)에 접하는 부분에 상기 워드라인(100)을 따라 폴리 스트링거가 유발되어 단위 활성영역(200) 사이의 콘택부 거리가 가까운 저장전극 콘택부(23)를 상호 연결시켜 브릿지 ( bridge ) 를 유발할 수 있는 문제점이 있다. (도 1a, 도 1b)However, as shown in FIG. 1A, a poly stringer is induced along the word line 100 at a portion in contact with the word line 100 so that the contact distance between the unit active regions 200 is close to the storage electrode contact portion 23. ), There is a problem that can lead to a bridge (bridge) by interconnecting. (FIG. 1A, FIG. 1B)
상기한 바와같이 종래기술에 따른 반도체소자의 콘택 형성방법은, 반도체소자의 고집적화로 인하여 콘택공정의 어려움을 해결하기 위해 형성하는 콘택패드의 형성공정시 도전체 사이의 워드라인 측벽에 폴리 스트링거가 유발되어 잔류되게 함으로써 간격이 작은 저장전극 콘택부 간에 브릿지가 발생하여 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.As described above, in the method of forming a contact of a semiconductor device according to the related art, a poly stringer is caused on the sidewalls of a word line between conductors in the process of forming a contact pad formed to solve a contact process difficulty due to high integration of the semiconductor device. By remaining therein, a bridge is generated between the storage electrode contact portions having a small gap, thereby degrading the characteristics and reliability of the device.
본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 워드라인 측벽에 구비되는 절연막 스페이서를 제1산화막/질화막/제2산화막의 적층구조로 형성하고 상기 질화막과 폴리 스트링거의 식각선택비 차이를 이용하여 제2산화막을 제거함으로써 폴리 스트링거를 제거를 용이하게 실시할 수 있도록 하고 그에 다른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화에 적합한 콘택공정을 용이하게 실시할 수 있는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the insulating film spacer provided on the sidewall of the word line is formed in a stacked structure of the first oxide film, the nitride film, and the second oxide film, and the difference in etching selectivity between the nitride film and the poly stringer is used. To remove the second oxide film, thereby making it easy to remove the poly stringer, to improve the characteristics and reliability of other semiconductor devices, and to form a contact for a semiconductor device that can easily perform a contact process suitable for high integration of semiconductor devices. The purpose is to provide a method.
도 1a 및 도 1b 은 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 평면도 및 단면도.1A and 1B are a plan view and a sectional view showing a method for forming a contact of a semiconductor device according to the prior art;
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.2A to 2C are cross-sectional views illustrating a method for forming a contact in a semiconductor device according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11,31 : 반도체기판 13,33 : 소자분리막11,31: semiconductor substrate 13,33: device isolation film
15,35 : 게이트전극용 도전체 17,37 : 마스크절연막15,35: conductor for gate electrode 17,37: mask insulating film
21 : 스페이서 절연막 23 : 저장전극 콘택부21 spacer insulating film 23 storage electrode contact portion
25 : 비트라인 콘택부 39 : 제1산화막25 bit line contact portion 39 first oxide film
41 : 질화막 43 : 제2산화막41 nitride film 43 second oxide film
ⓐ : 폴리 스트링거 ( poly stringer ) 100 : 워드라인, 게이트전극Ⓐ: poly stringer 100: word line, gate electrode
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택 형성방법은,활성영역을 정의하는 소자분리막이 형성되는 반도체기판 상부에 게이트절연막, 게이트전극용 도전체, 마스크절연막의 적층구조로 형성된 게이트전극을 형성하는 공정과,상기 게이트전극 측벽을 포함한 전체표면상부에 제1산화막, 질화막, 및 제2산화막의 적층구조를 각각 일정두께 형성하는 공정과,상기 제2산화막 및 질화막을 건식식각하여 상기 게이트전극 측벽에 상기 반도체기판을 노출시키는 절연막 스페이서를 제1산화막, 질화막, 및 제2산화막의 적층구조로 형성하는 공정과,상기 저장전극 콘택부와 비트라인 콘택부로 예정된 영역에만 폴리실리콘으로 콘택패드를 형성하는 공정과,상기 절연막 스페이서를 구성하는 제2산화막을 습식방법으로 제거하여 상기 제2산화막 측벽에 구비된 폴리 스트링거를 제거하는 공정을 포함하는 것을 특징으로한다.In order to achieve the above object, the method for forming a contact of a semiconductor device according to the present invention includes a gate electrode formed of a stacked structure of a gate insulating film, a conductor for a gate electrode, and a mask insulating film on an upper surface of a semiconductor substrate on which a device isolation film defining an active region is formed. Forming a stacked structure of a first oxide film, a nitride film, and a second oxide film on the entire surface including the gate electrode sidewalls; and dry etching the second oxide film and the nitride film to dry-etch the gate. Forming an insulating layer spacer exposing the semiconductor substrate on an electrode sidewall in a stacked structure of a first oxide film, a nitride film, and a second oxide film, and using a contact pad made of polysilicon only in a region defined as the storage electrode contact portion and the bit line contact portion. And forming a second oxide film constituting the insulating film spacer by a wet method. And removing the poly stringer provided on the side wall of the membrane.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.2A through 2C are cross-sectional views illustrating a method for forming a contact in a semiconductor device according to an embodiment of the present invention.
먼저, 반도체기판(31) 상부에 반도체소자의 활성영역을 정의하는 소자분리막(33)을 형성한다.First, an isolation layer 33 is formed on the semiconductor substrate 31 to define an active region of the semiconductor device.
그리고, 상기 반도체기판(31) 상부에 게이트산화막, 게이트전극용 도전체(35) 및 마스크절연막(37)를 적층한다.A gate oxide film, a gate electrode conductor 35, and a mask insulating film 37 are stacked on the semiconductor substrate 31.
그리고, 상기 마스크절연막(37) 상부에 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(도시안됨)을 형성한다.A photoresist pattern (not shown) is formed on the mask insulating layer 37 by an exposure and development process using a gate electrode mask (not shown).
그 다음, 상기 감광막패턴을 마스크로하는 사진식각공정으로 상기 반도체기판(31) 상측에 마스크절연막(37), 게이트전극용 도전체(35) 및 게이트산화막으로 구성되는 적층구조를 형성한다.Next, in a photolithography process using the photosensitive film pattern as a mask, a stacked structure including a mask insulating film 37, a gate electrode conductor 35, and a gate oxide film is formed on the semiconductor substrate 31.
그리고, 상기 감광막패턴을 제거하고 전체표면상부에 제1산화막(39), 질화막(41) 및 제2산화막(43)을 순차적으로 일정두께 형성한다.Then, the photoresist layer pattern is removed, and a first oxide layer 39, a nitride layer 41, and a second oxide layer 43 are sequentially formed on the entire surface of the substrate.
이때, 상기 제1산화막(39)은 500 ∼ 600 Å 두께로 형성하고, 상기 질화막(41)은 300 ∼ 400 Å 두께로 형성하며, 상기 제2산화막(43)은 습식식각공정시 제거하기 용이한 산화물질을 이용하여 500 ∼ 700 Å 두께로 형성한다.In this case, the first oxide film 39 is formed to a thickness of 500 ~ 600 Å, the nitride film 41 is formed to a thickness of 300 ~ 400 ,, the second oxide film 43 is easy to remove during the wet etching process. The oxide material is used to form a thickness of 500 to 700 GPa.
여기서, 상기 질화막(41)은 후속공정으로 상기 제2산화막(43)을 습식식각방법으로 제거할때 식각장벽으로 사용된다. (도 2a)Here, the nitride film 41 is used as an etch barrier when the second oxide film 43 is removed by a wet etching method in a subsequent process. (FIG. 2A)
그 다음, 상기 제1산화막(39), 질화막(41) 및 제2산화막(43)을 증착된 두께만큼 이방성식각하여 상기 게이트전극 측벽에 제1산화막(39), 질화막(41) 및 제2산화막(43)으로 적층된 절연막 스페이서(39,41,43)를 형성한다.Next, the first oxide film 39, the nitride film 41, and the second oxide film 43 are anisotropically etched by the deposited thickness, and the first oxide film 39, the nitride film 41, and the second oxide film are formed on the sidewalls of the gate electrode. The insulating film spacers 39, 41, and 43 stacked on the 43 are formed.
이때, 상기 절연막 스페이서는 제2산화막(43)을 타겟으로 하는 제1 건식식각공정을 실시하고, 상기 질화막(41)을 타겟으로 하는 제2건식식각공정을 실시하되, 상기 반도체기판(31)이 노출되도록 실시한다.In this case, the insulating layer spacer may be subjected to a first dry etching process targeting the second oxide film 43 and a second dry etching process targeting the nitride film 41, and the semiconductor substrate 31 may be Do so to expose.
여기서, 상기 게이트전극 상측의 상기 제1산화막(39)은 식각되지않는다. (도 2b)Here, the first oxide film 39 on the gate electrode is not etched. (FIG. 2B)
그 다음, 전체표면상부에 폴리실리콘(45)을 형성하되, 상기 게이트전극 상측을 도포할 수 있는 두께로 형성한다.Then, the polysilicon 45 is formed on the entire surface, and formed to a thickness that can be applied to the upper side of the gate electrode.
그리고, 상기 저장전극 콘택부 및 비트라인 콘택부를 남길 수 있는 콘택마스크를 이용하여 상기 폴리실리콘(45) 상부에 감광막패턴(도시안됨)을 형성하고 이를 마스크로하여 상기 폴리실리콘(45)을 식각하여 폴리실리콘(45)패턴, 즉 콘택패드를 비트라인 콘택부 및 저장전극 콘택부에 형성한다.A photoresist pattern (not shown) is formed on the polysilicon 45 using a contact mask that can leave the storage electrode contact portion and the bit line contact portion, and the polysilicon 45 is etched using the mask as a mask. A polysilicon 45 pattern, that is, a contact pad, is formed on the bit line contact portion and the storage electrode contact portion.
이때, 상기 콘택패드가 형성되지않는 부분의 폴리실리콘(45)의 제거공정시 상기 워드라인의 절연막 스페이서 부근에 잔류하게 되어 폴리 스트링거 ⓐ 가 발생된다.At this time, during the removal process of the polysilicon 45 of the portion where the contact pad is not formed, it remains near the insulating film spacer of the word line to generate a poly stringer ⓐ.
그 다음, 상기 제2산화막(43)으로 형성되는 상기 제2산화막(43) 스페이서를 습식방법으로 제거하여 상기 제2산화막(43) 스페이서에 접하여 형성되는 폴리 스트링거 ⓐ 를 리프트-오프 ( lift-off ) 시켜 제거한다. (도 2c)Next, the second oxide film 43 formed of the second oxide film 43 is removed by a wet method to lift-off the poly stringer ⓐ formed in contact with the second oxide film 43 spacer. Remove it. (FIG. 2C)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 형성방법은, 저장전극 콘택부를 통한 브릿지 현상으로 특성 열화되는 것을 방지하기 위하여 폴리 스트링거를 제거하고, 질화막을 게이트전극의 절연막 스페이서로 사용하여 소자의 절연특성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, in the method of forming a contact of a semiconductor device according to the present invention, the poly stringer is removed to prevent deterioration of characteristics due to the bridge phenomenon through the storage electrode contact portion, and the nitride film is used as the insulating film spacer of the gate electrode. By improving the insulating characteristics, there is an effect that can improve the characteristics and reliability of the semiconductor device.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063601A KR100348222B1 (en) | 1999-12-28 | 1999-12-28 | A method for forming a contact line of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063601A KR100348222B1 (en) | 1999-12-28 | 1999-12-28 | A method for forming a contact line of a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061115A KR20010061115A (en) | 2001-07-07 |
| KR100348222B1 true KR100348222B1 (en) | 2002-08-09 |
Family
ID=19630924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063601A KR100348222B1 (en) | 1999-12-28 | 1999-12-28 | A method for forming a contact line of a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100348222B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823177B1 (en) * | 2007-05-11 | 2008-04-21 | 삼성전자주식회사 | Semiconductor devices and methods of forming the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101238A (en) * | 1989-09-14 | 1991-04-26 | Toshiba Corp | Mos type semiconductor device and its manufacture |
| JPH0697190A (en) * | 1992-09-17 | 1994-04-08 | Sanyo Electric Co Ltd | Manufacture of mos transistor |
| JPH06177265A (en) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
| JPH07297389A (en) * | 1994-04-21 | 1995-11-10 | Kawasaki Steel Corp | Mos transistor |
| KR970053925A (en) * | 1995-12-04 | 1997-07-31 | 김주용 | Manufacturing Method of Flash Memory Cell |
| KR980006253A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method of manufacturing semiconductor device |
-
1999
- 1999-12-28 KR KR1019990063601A patent/KR100348222B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101238A (en) * | 1989-09-14 | 1991-04-26 | Toshiba Corp | Mos type semiconductor device and its manufacture |
| JPH0697190A (en) * | 1992-09-17 | 1994-04-08 | Sanyo Electric Co Ltd | Manufacture of mos transistor |
| JPH06177265A (en) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | Semiconductor device and fabrication thereof |
| JPH07297389A (en) * | 1994-04-21 | 1995-11-10 | Kawasaki Steel Corp | Mos transistor |
| KR970053925A (en) * | 1995-12-04 | 1997-07-31 | 김주용 | Manufacturing Method of Flash Memory Cell |
| KR980006253A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061115A (en) | 2001-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100471410B1 (en) | Bit line contact formation method of semiconductor device | |
| KR100348222B1 (en) | A method for forming a contact line of a semiconductor device | |
| KR20020001247A (en) | Method of manufacturing a flash memory cell | |
| KR100244426B1 (en) | Method of forming contact hole in semiconductor device | |
| KR100367501B1 (en) | Method for forming self-align contact of semiconductor device | |
| KR100381030B1 (en) | Method for fabricating semicondductor device | |
| KR100513371B1 (en) | Method of forming interlayer insulating film of semiconductor device_ | |
| KR100440076B1 (en) | Forming method for self aligned contact of semiconductor device | |
| KR970003468A (en) | Contact hole formation method of semiconductor device | |
| KR100400321B1 (en) | A method for forming of a semiconductor device | |
| KR0140733B1 (en) | Method of forming dontact in semiconductor device | |
| KR100218730B1 (en) | Fabricating method of semiconductor device | |
| KR20010008839A (en) | Method of forming self-aligned contacts in semiconductor device | |
| KR950013385B1 (en) | Contact formation method for lsi device | |
| KR100413043B1 (en) | Gate electrode formation method of semiconductor device | |
| KR20020058512A (en) | Method for fabricating semiconductor device | |
| KR960006747B1 (en) | Stacted capacitor fabrication process | |
| KR100444312B1 (en) | Method for forming fine contact of semiconductor device using insulating spacer | |
| KR100277883B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR100399966B1 (en) | Method for manufacturing semiconductor device | |
| KR100609130B1 (en) | Method for fabricating meel device | |
| KR100361765B1 (en) | A method for fabricating of a semiconductor device | |
| KR20010064074A (en) | Method for forming self-aligned contact in semiconductor device | |
| KR19990004620A (en) | Contact hole formation method of semiconductor device | |
| KR20020024840A (en) | Method of forming contact plugs in semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |