JPH06177265A - Semiconductor device and fabrication thereof - Google Patents

Semiconductor device and fabrication thereof

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JPH06177265A
JPH06177265A JP32913092A JP32913092A JPH06177265A JP H06177265 A JPH06177265 A JP H06177265A JP 32913092 A JP32913092 A JP 32913092A JP 32913092 A JP32913092 A JP 32913092A JP H06177265 A JPH06177265 A JP H06177265A
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JP
Japan
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film
silicon oxide
oxide film
wiring
semiconductor device
Prior art date
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Withdrawn
Application number
JP32913092A
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Japanese (ja)
Inventor
Hidekazu Arima
英一 有馬
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH06177265A publication Critical patent/JPH06177265A/en
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Abstract

PURPOSE:To provide a semiconductor device in which short circuit can be prevented between a wiring and an overlying wiring irrespective of significant misalignment. CONSTITUTION:A first wiring 5 is formed through a gate oxide film 3 on a semiconductor substrate 1. A silicon nitride film 9 is formed on the first wiring 5 and a silicon oxide film 7a is formed on the side wall thereof. The silicon oxide 7a is covered by a silicon nitride film 11a. The silicon nitride film 11a is etched at a lower rate than the silicon oxide 7a. Consequently, the first wiring 5 is not exposed in a through hole 13 even if significant misalignment occurs at the time of photolithography.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に配線膜の側部にスルーホールが位置して
いる半導体装置およびその製造方法に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a through hole on a side portion of a wiring film and a method for manufacturing the same.

【0002】[0002]

【従来の技術】半導体基板と上層配線とがスルーホール
を介して電気的に接続されている構造を備えた半導体装
置の製造方法を以下説明する。図9に示すように、半導
体基板21の上には間隔をあけて第1の配線膜23が形
成されている。半導体基板21の上であって、第1の配
線膜23を覆うようにシリコン酸化膜25が形成されて
いる。シリコン酸化膜25の上にはレジスト27が形成
されている。上層配線である第2の配線膜(図9中には
図示せず)と半導体基板21とを電気的に接続するには
スルーホールを用いる。スルーホールは写真製版技術と
エッチング技術を用いて形成される。
2. Description of the Related Art A method of manufacturing a semiconductor device having a structure in which a semiconductor substrate and an upper wiring are electrically connected through a through hole will be described below. As shown in FIG. 9, first wiring films 23 are formed on the semiconductor substrate 21 at intervals. A silicon oxide film 25 is formed on the semiconductor substrate 21 so as to cover the first wiring film 23. A resist 27 is formed on the silicon oxide film 25. Through holes are used to electrically connect the second wiring film (not shown in FIG. 9), which is the upper wiring, to the semiconductor substrate 21. The through holes are formed by using photolithography technology and etching technology.

【0003】写真製版技術のアライメントにはずれが不
可避的に生じる。半導体装置の微細化により第1の配線
膜23同士の間隔は狭くなる傾向にある。このためアラ
イメントのずれ量が多いと、図9に示すようにスルーホ
ール29の一部が第1の配線膜23上に位置する場合が
起きる。
A deviation inevitably occurs in the alignment of the photoengraving technique. Due to the miniaturization of semiconductor devices, the distance between the first wiring films 23 tends to be narrowed. For this reason, if the amount of misalignment is large, there may be a case where a part of the through hole 29 is located on the first wiring film 23 as shown in FIG.

【0004】レジスト27を除去し、図10に示すよう
にシリコン酸化膜25の上にアルミニウム膜を形成す
る。アルミニウム膜をパターニングし、第2の配線膜3
1を形成する。スルーホール29の一部が第1の配線膜
23上に形成されているので、第2の配線膜31と第1
の配線膜23とが接触し、第1の配線膜23と第2の配
線膜31とがショートしている。
The resist 27 is removed, and an aluminum film is formed on the silicon oxide film 25 as shown in FIG. The second wiring film 3 is formed by patterning the aluminum film.
1 is formed. Since a part of the through hole 29 is formed on the first wiring film 23, the second wiring film 31 and the first wiring film
The first wiring film 23 and the second wiring film 31 are short-circuited with each other.

【0005】[0005]

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、第1の配線膜同士の間
にスルーホールを形成し、第2の配線膜と半導体基板と
のコンタクトをとる場合、アライメントのずれ量が多い
と図9に示すように、スルーホール29の一部が第1の
配線膜23上に位置することが起きる。これにより図1
0に示すように第2の配線膜31と第1の配線膜23と
がショートする原因となっていた。
Since the conventional semiconductor device is configured as described above, a through hole is formed between the first wiring films and the contact between the second wiring film and the semiconductor substrate is formed. In such a case, if the amount of misalignment is large, a part of the through hole 29 may be located on the first wiring film 23 as shown in FIG. As a result,
As shown in 0, the second wiring film 31 and the first wiring film 23 were short-circuited.

【0006】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は、アライ
メントのずれ量が多くても、配線膜とその上層にある上
層配線膜とのショートを防ぐことができる半導体装置お
よびその製造方法を提供することである。
The present invention has been made to solve the above-mentioned conventional problems. An object of the present invention is to provide a semiconductor device capable of preventing a short circuit between a wiring film and an upper wiring film located above the wiring film and a method of manufacturing the same, even if the amount of misalignment is large.

【0007】[0007]

【課題を解決するための手段】この発明に従った半導体
装置は、半導体基板の上に形成された配線膜と、配線膜
の側壁に沿って形成されたサイドウォールシリコン酸化
膜と、半導体基板の上であって、配線膜およびサイドウ
ォールシリコン酸化膜を覆うように形成され、シリコン
酸化膜のエッチングの際にシリコン酸化膜よりエッチン
グ速度が遅くなる材料からなる絶縁膜と、半導体基板の
上であって、絶縁膜を覆うように形成されたシリコン酸
化膜とを備えている。絶縁膜としてはたとえばシリコン
窒化膜またはアルミナ膜がある。
A semiconductor device according to the present invention includes a wiring film formed on a semiconductor substrate, a sidewall silicon oxide film formed along a side wall of the wiring film, and a semiconductor film of the semiconductor substrate. Above the semiconductor substrate, the insulating film made of a material that is formed so as to cover the wiring film and the sidewall silicon oxide film and has a slower etching rate than the silicon oxide film when the silicon oxide film is etched. And a silicon oxide film formed so as to cover the insulating film. The insulating film is, for example, a silicon nitride film or an alumina film.

【0008】この発明に従った半導体装置の製造方法
は、半導体基板の上に導電膜を形成する工程と、導電膜
の上にシリコン酸化膜のエッチングの際にシリコン酸化
膜よりエッチング速度が遅くなる材料からなる第1絶縁
膜を形成する工程と、導電膜と第1絶縁膜とをパターニ
ングし、上部に第1絶縁膜を備えた配線膜を形成する工
程と、配線膜の側壁にサイドウォールシリコン酸化膜を
形成する工程と、サイドウォールシリコン酸化膜を覆う
ように、シリコン酸化膜のエッチングの際にシリコン酸
化膜よりエッチング速度が遅くなる材料からなる第2絶
縁膜を形成する工程と、第1および第2絶縁膜を覆うよ
うにシリコン酸化膜を形成する工程とを備えている。
In the method of manufacturing a semiconductor device according to the present invention, when the conductive film is formed on the semiconductor substrate and the silicon oxide film is etched on the conductive film, the etching rate becomes slower than that of the silicon oxide film. A step of forming a first insulating film made of a material, a step of patterning the conductive film and the first insulating film to form a wiring film having a first insulating film on the upper side, and sidewall silicon on the side wall of the wiring film. A step of forming an oxide film, a step of covering the sidewall silicon oxide film, a step of forming a second insulating film made of a material having an etching rate slower than that of the silicon oxide film when the silicon oxide film is etched, And a step of forming a silicon oxide film so as to cover the second insulating film.

【0009】[0009]

【作用】この発明に従った半導体装置は、半導体基板の
上であって、配線膜およびサイドウォールシリコン酸化
膜を覆うように形成された絶縁膜を備えている。絶縁膜
はシリコン酸化膜のエッチングの際にシリコン酸化膜よ
りエッチング速度が遅くなる材料からできている。絶縁
膜はシリコン酸化膜で覆われている。このシリコン酸化
膜に写真製版技術とエッチング技術を用いて、半導体基
板を露出させるスルーホールを形成する場合、アライメ
ントのずれ量が多くても、配線膜はシリコン酸化膜のエ
ッチングの際にシリコン酸化膜よりエッチング速度が遅
くなる材料からなる絶縁膜で覆われているので、配線膜
がスルーホール内に露出するということはなくなる。
A semiconductor device according to the present invention includes an insulating film formed on a semiconductor substrate so as to cover the wiring film and the sidewall silicon oxide film. The insulating film is made of a material whose etching rate is slower than that of the silicon oxide film when the silicon oxide film is etched. The insulating film is covered with a silicon oxide film. When a through hole exposing a semiconductor substrate is formed on this silicon oxide film by using photolithography and etching techniques, the wiring film is formed by etching the silicon oxide film even if the amount of misalignment is large. Since the wiring film is covered with the insulating film made of a material having a slower etching rate, the wiring film is not exposed in the through hole.

【0010】この発明に従った半導体装置の製造方法
は、シリコン酸化膜のエッチングの際にシリコン酸化膜
よりエッチング速度が遅い材料からなる第1絶縁膜が上
部に形成されている配線膜を形成し、配線膜の側壁にサ
イドウォールシリコン酸化膜を形成し、サイドウォール
シリコン酸化膜を覆うように、シリコン酸化膜のエッチ
ングの際にシリコン酸化膜よりエッチング速度が遅くな
る材料からなる第2絶縁膜を形成している。このため配
線膜は第1および第2絶縁膜で覆われる。したがって、
第1および第2絶縁膜を覆うシリコン酸化膜に写真製版
技術とエッチング技術を用いて、半導体基板を露出させ
るスルーホールを形成する場合、アライメントのずれ量
が多くても、配線膜はシリコン酸化膜のエッチングの際
にシリコン酸化膜よりエッチング速度が遅い材料からな
る第1および第2絶縁膜で覆われているので、配線膜が
スルーホール内に露出するということを防止することが
できる。
In the method of manufacturing a semiconductor device according to the present invention, when the silicon oxide film is etched, a wiring film is formed on which a first insulating film made of a material having an etching rate slower than that of the silicon oxide film is formed. Forming a sidewall silicon oxide film on the side wall of the wiring film, and covering the sidewall silicon oxide film, a second insulating film made of a material whose etching rate is slower than that of the silicon oxide film when the silicon oxide film is etched. Is forming. Therefore, the wiring film is covered with the first and second insulating films. Therefore,
When a through hole exposing a semiconductor substrate is formed in a silicon oxide film covering the first and second insulating films by using a photolithography technique and an etching technique, the wiring film is formed of the silicon oxide film even if the misalignment amount is large. Since the first and second insulating films made of a material having an etching rate slower than that of the silicon oxide film at the time of etching are covered, it is possible to prevent the wiring film from being exposed in the through hole.

【0011】[0011]

【実施例】図1はこの発明に従った半導体装置の断面図
である。半導体基板1の上にはゲート酸化膜3を介在さ
せて第1の配線膜5が形成されている。第1の配線膜5
の上にはシリコン窒化膜9が形成されている。シリコン
窒化膜はシリコン酸化膜エッチングの際に、シリコン酸
化膜よりエッチング速度が遅くなる材料からなる絶縁膜
である。第1の配線膜5の側壁にはサイドウォールシリ
コン酸化膜7aが形成されている。サイドウォールシリ
コン酸化膜7aを覆うようにサイドウォールシリコン窒
化膜11aが形成されている。
1 is a sectional view of a semiconductor device according to the present invention. A first wiring film 5 is formed on semiconductor substrate 1 with gate oxide film 3 interposed. First wiring film 5
A silicon nitride film 9 is formed on the above. The silicon nitride film is an insulating film made of a material having an etching rate slower than that of the silicon oxide film when etching the silicon oxide film. A sidewall silicon oxide film 7a is formed on the sidewall of the first wiring film 5. A sidewall silicon nitride film 11a is formed so as to cover the sidewall silicon oxide film 7a.

【0012】サイドウォールシリコン酸化膜11aおよ
びシリコン窒化膜9を覆うように、半導体基板1の上に
はシリコン酸化膜15が形成されている。シリコン酸化
膜15には、半導体基板1を露出させるスルーホール1
3が形成されている。シリコン酸化膜15の上には第2
の配線膜17が形成されている。第2の配線膜17はス
ルーホール13を介して半導体基板1と電気的に接続さ
れている。
A silicon oxide film 15 is formed on semiconductor substrate 1 so as to cover sidewall silicon oxide film 11a and silicon nitride film 9. Through holes 1 for exposing the semiconductor substrate 1 are formed in the silicon oxide film 15.
3 is formed. A second layer is formed on the silicon oxide film 15.
Wiring film 17 is formed. The second wiring film 17 is electrically connected to the semiconductor substrate 1 via the through hole 13.

【0013】第1の配線膜5を覆うシリコン窒化膜9と
サイドウォールシリコン窒化膜11aとは、シリコン酸
化膜をエッチング除去する際にシリコン酸化膜よりエッ
チング速度が遅くなる材料なので、シリコン酸化膜15
にスルーホール13を形成する際に、アライメントのず
れ量が多くても第1の配線膜5がスルーホール13内で
露出するということはなくなる。したがって第1の配線
膜5と第2の配線膜17とのショートを防ぐことができ
る。
Since the silicon nitride film 9 covering the first wiring film 5 and the sidewall silicon nitride film 11a are materials whose etching rate is slower than that of the silicon oxide film when the silicon oxide film is removed by etching, the silicon oxide film 15
When the through hole 13 is formed in the through hole 13, the first wiring film 5 is not exposed in the through hole 13 even if the amount of misalignment is large. Therefore, it is possible to prevent a short circuit between the first wiring film 5 and the second wiring film 17.

【0014】図1に示すこの発明に従った半導体装置の
製造方法を以下説明する。図2に示すように、半導体基
板1の上に熱酸化によりゲート酸化膜3を形成する。ゲ
ート酸化膜3の上にCVD法を用いて多結晶シリコン
膜、シリコン窒化膜を順に形成する。写真製版技術とエ
ッチング技術を用いて多結晶シリコン膜およびシリコン
窒化膜をパターニングし、上部にシリコン窒化膜9が形
成された第1の配線膜5を形成する。
A method of manufacturing the semiconductor device according to the present invention shown in FIG. 1 will be described below. As shown in FIG. 2, a gate oxide film 3 is formed on the semiconductor substrate 1 by thermal oxidation. A polycrystalline silicon film and a silicon nitride film are sequentially formed on the gate oxide film 3 by the CVD method. The polycrystal silicon film and the silicon nitride film are patterned by using the photoengraving technique and the etching technique to form the first wiring film 5 on which the silicon nitride film 9 is formed.

【0015】図3に示すようにCVD法により半導体基
板1の上に、第1の配線膜5を覆うようにシリコン酸化
膜7を形成する。
As shown in FIG. 3, a silicon oxide film 7 is formed on the semiconductor substrate 1 by the CVD method so as to cover the first wiring film 5.

【0016】図4に示すように異方性エッチングを用い
てシリコン酸化膜7をエッチングし、第1の配線膜5の
側壁にサイドウォールシリコン酸化膜7aを形成する。
異方性エッチングは、シリコン窒化膜9の側面9aが露
出するまで続ける。
As shown in FIG. 4, the silicon oxide film 7 is etched by anisotropic etching to form a sidewall silicon oxide film 7a on the side wall of the first wiring film 5.
The anisotropic etching is continued until the side surface 9a of the silicon nitride film 9 is exposed.

【0017】図5に示すように、半導体基板1の上であ
って、サイドウォールシリコン酸化膜7aおよびシリコ
ン窒化膜9を覆うようにCVD法を用いてシリコン窒化
膜11を形成する。
As shown in FIG. 5, a silicon nitride film 11 is formed on the semiconductor substrate 1 so as to cover the sidewall silicon oxide film 7a and the silicon nitride film 9 by the CVD method.

【0018】図6に示すように異方性エッチングを用い
てシリコン窒化膜11をエッチングし、サイドウォール
シリコン窒化膜11aを形成する。シリコン窒化膜9の
側面9aが露出するまでサイドウォールシリコン酸化膜
7aをエッチングしたので、サイドウォールシリコン窒
化膜11a形成の際にサイドウォールシリコン酸化膜7
aが露出するということはなくなる。
As shown in FIG. 6, the silicon nitride film 11 is etched by anisotropic etching to form a sidewall silicon nitride film 11a. Since the side wall silicon oxide film 7a is etched until the side surface 9a of the silicon nitride film 9 is exposed, the side wall silicon oxide film 7a is formed when the side wall silicon nitride film 11a is formed.
It is not exposed a.

【0019】図7に示すようにCVD法を用いて半導体
基板1の全面上にシリコン酸化膜15を形成する。シリ
コン酸化膜15の上にレジスト18を塗布する。レジス
ト18を写真製版技術を用いて、選択的に露光・現像
し、パターニングする。アライメントのずれ量が多く、
レジスト18の開孔18aが第1の配線膜5上に位置し
ている。
As shown in FIG. 7, a silicon oxide film 15 is formed on the entire surface of the semiconductor substrate 1 by the CVD method. A resist 18 is applied on the silicon oxide film 15. The resist 18 is selectively exposed / developed and patterned by using photolithography. There is a large amount of misalignment,
The opening 18a of the resist 18 is located on the first wiring film 5.

【0020】図8に示すようにレジスト18をマスクと
してシリコン酸化膜15を選択的にエッチングし、半導
体基板1を露出させるスルーホール13を形成する。ア
ライメントのずれ量が多くても、シリコン窒化膜のエッ
チング速度が遅いので、第1の配線膜5がスルーホール
13内に露出することなく、自己整合的に半導体基板1
を露出させることができる。レジスト18を除去し、ア
ルミニウムからなる第2の配線膜17をシリコン酸化膜
15上に形成した状態の図が図1である。
As shown in FIG. 8, the silicon oxide film 15 is selectively etched using the resist 18 as a mask to form a through hole 13 for exposing the semiconductor substrate 1. Even if the amount of misalignment is large, the etching rate of the silicon nitride film is slow, and therefore the first wiring film 5 is not exposed in the through hole 13 and the semiconductor substrate 1 is self-aligned.
Can be exposed. FIG. 1 shows a state in which the resist 18 is removed and the second wiring film 17 made of aluminum is formed on the silicon oxide film 15.

【0021】この実施例ではシリコン酸化膜エッチング
の際にシリコン酸化膜よりエッチング速度は遅くなる材
料からなる第1絶縁膜として、シリコン窒化膜を用いた
が、アルミナ膜であってもよい。
In this embodiment, the silicon nitride film is used as the first insulating film made of a material having an etching rate slower than that of the silicon oxide film when etching the silicon oxide film, but an alumina film may be used.

【0022】[0022]

【発明の効果】この発明に従った半導体装置は、半導体
基板の上であって、配線膜およびサイドウォールシリコ
ン酸化膜を覆うように形成された絶縁膜を備えている。
絶縁膜はシリコン酸化膜エッチングの際に、シリコン酸
化膜よりエッチング速度が遅くなる材料からできてい
る。絶縁膜はシリコン酸化膜で覆われている。このシリ
コン酸化膜に写真製版技術とエッチング技術を用いて半
導体基板を露出させるスルーホールを形成する場合、ア
ライメントのずれ量が多くても、配線膜がスルーホール
内に露出するということを防止することができる。した
がって配線膜とその上層にある上層配線膜とのショート
を防ぐことができ、半導体装置の信頼性を向上させるこ
とができる。
The semiconductor device according to the present invention has the insulating film formed on the semiconductor substrate so as to cover the wiring film and the sidewall silicon oxide film.
The insulating film is made of a material whose etching rate is slower than that of the silicon oxide film when etching the silicon oxide film. The insulating film is covered with a silicon oxide film. When using photolithography and etching technology to form through holes in this silicon oxide film to expose the semiconductor substrate, prevent the wiring film from being exposed in the through holes even if the amount of misalignment is large. You can Therefore, it is possible to prevent a short circuit between the wiring film and the upper wiring film above the wiring film and improve the reliability of the semiconductor device.

【0023】この発明に従った半導体装置の製造方法
は、シリコン酸化膜をエッチングの際にシリコン酸化膜
よりエッチング速度が遅くなる材料からなる第1絶縁膜
が上部に形成されている配線膜を形成し、配線膜の側壁
にサイドウォールシリコン酸化膜を形成し、サイドウォ
ールシリコン酸化膜を覆うように、シリコン酸化膜をエ
ッチングの際にシリコン酸化膜よりエッチング速度が遅
くなる材料からなる第2の絶縁膜を形成している。この
ため配線膜を第1および第2絶縁膜で覆うことができ
る。したがって第1および第2絶縁膜を覆うシリコン酸
化膜に写真製版技術とエッチング技術を用いて、半導体
基板を露出させるスルーホールを形成する場合、アライ
メントのずれ量が多くてもスルーホール内に配線膜が露
出するということを防止することができる。したがっ
て、配線膜とその上層に形成された上層配線膜とのショ
ートを防ぐことができ、半導体装置の信頼性を向上させ
ることができる。
In the method of manufacturing a semiconductor device according to the present invention, a wiring film is formed on which a first insulating film made of a material whose etching rate is slower than that of a silicon oxide film when the silicon oxide film is etched is formed. Then, a sidewall silicon oxide film is formed on the side wall of the wiring film, and the second insulating film made of a material whose etching rate is slower than that of the silicon oxide film when etching the silicon oxide film so as to cover the sidewall silicon oxide film. Forming a film. Therefore, the wiring film can be covered with the first and second insulating films. Therefore, when a through hole exposing the semiconductor substrate is formed in the silicon oxide film covering the first and second insulating films by using the photoengraving technique and the etching technique, the wiring film is formed in the through hole even if the misalignment amount is large. Can be prevented from being exposed. Therefore, it is possible to prevent a short circuit between the wiring film and the upper layer wiring film formed on the wiring film, and improve the reliability of the semiconductor device.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明に従った半導体装置の一実施例の断面
図である。
FIG. 1 is a sectional view of an embodiment of a semiconductor device according to the present invention.

【図2】この発明に従った半導体装置の一実施例の製造
方法の第1工程の断面図である。
FIG. 2 is a sectional view of a first step of a manufacturing method of an embodiment of the semiconductor device according to the present invention.

【図3】この発明に従った半導体装置の一実施例の製造
方法の第2工程の断面図である。
FIG. 3 is a sectional view of a second step of the method for manufacturing the semiconductor device according to the embodiment of the present invention.

【図4】この発明に従った半導体装置の一実施例の製造
方法の第3工程の断面図である。
FIG. 4 is a sectional view of a third step of the method for manufacturing the semiconductor device according to the embodiment of the present invention.

【図5】この発明に従った半導体装置の一実施例の製造
方法の第4工程の断面図である。
FIG. 5 is a sectional view of a fourth step of the method for manufacturing the semiconductor device according to the embodiment of the present invention.

【図6】この発明に従った半導体装置の一実施例の製造
方法の第5工程の断面図である。
FIG. 6 is a cross sectional view of a fifth step of the manufacturing method for the embodiment of the semiconductor device according to the present invention.

【図7】この発明に従った半導体装置の一実施例の製造
方法の第6工程の断面図である。
FIG. 7 is a cross sectional view of a sixth step of the method for manufacturing the semiconductor device according to the embodiment of the present invention.

【図8】この発明に従った半導体装置の一実施例の製造
方法の第7工程の断面図である。
FIG. 8 is a cross sectional view of a seventh step of the manufacturing method for the embodiment of the semiconductor device according to the present invention.

【図9】従来の半導体装置の製造方法の第1工程の断面
図である。
FIG. 9 is a sectional view of a first step of the conventional method for manufacturing a semiconductor device.

【図10】従来の半導体装置の製造方法の第2工程の断
面図である。
FIG. 10 is a cross-sectional view of a second step of the conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

1 半導体基板 5 第1の配線膜 7a サイドウォールシリコン酸化膜 9 シリコン窒化膜 11a サイドウォールシリコン窒化膜 15 シリコン酸化膜 1 Semiconductor Substrate 5 First Wiring Film 7a Sidewall Silicon Oxide Film 9 Silicon Nitride Film 11a Sidewall Silicon Nitride Film 15 Silicon Oxide Film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/784

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板の上に形成された配線膜と、 前記配線膜の側壁に沿って形成されたサイドウォールシ
リコン酸化膜と、 前記半導体基板の上であって、前記配線膜および前記サ
イドウォールシリコン酸化膜を覆うように形成され、シ
リコン酸化膜のエッチングの際にシリコン酸化膜よりエ
ッチング速度が遅くなる材料からなる絶縁膜と、 前記半導体基板の上であって、前記絶縁膜を覆うように
形成されたシリコン酸化膜と、 を備えた半導体装置。
1. A wiring film formed on a semiconductor substrate, a sidewall silicon oxide film formed along a side wall of the wiring film, and the wiring film and the side film on the semiconductor substrate. An insulating film made of a material that is formed so as to cover the wall silicon oxide film and has an etching rate slower than that of the silicon oxide film when the silicon oxide film is etched; and an insulating film that covers the insulating film on the semiconductor substrate. And a silicon oxide film formed on the semiconductor device.
【請求項2】 前記絶縁膜はシリコン窒化膜またはアル
ミナ膜を含む請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the insulating film includes a silicon nitride film or an alumina film.
【請求項3】 半導体基板の上に導電膜を形成する工程
と、 前記導電膜の上にシリコン酸化膜のエッチングの際にシ
リコン酸化膜よりエッチング速度が遅くなる材料からな
る第1絶縁膜を形成する工程と、 前記導電膜と前記第1絶縁膜とをパターニングし、上部
に前記第1絶縁膜を備えた配線膜を形成する工程と、 前記配線膜の側壁にサイドウォールシリコン酸化膜を形
成する工程と、 前記サイドウォールシリコン酸化膜を覆うように、シリ
コン酸化膜のエッチングの際にシリコン酸化膜よりエッ
チング速度が遅くなる材料からなる第2絶縁膜を形成す
る工程と、 前記第1および第2絶縁膜を覆うようにシリコン酸化膜
を形成する工程と、 を備えた半導体装置の製造方法。
3. A step of forming a conductive film on a semiconductor substrate, and a step of forming a first insulating film on the conductive film, the first insulating film made of a material having an etching rate slower than that of the silicon oxide film when etching the silicon oxide film. And a step of patterning the conductive film and the first insulating film to form a wiring film having the first insulating film thereon, and forming a sidewall silicon oxide film on a sidewall of the wiring film. Forming a second insulating film made of a material having an etching rate slower than that of the silicon oxide film when etching the silicon oxide film so as to cover the sidewall silicon oxide film; A method of manufacturing a semiconductor device, comprising: forming a silicon oxide film so as to cover the insulating film.
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