KR0158903B1 - Method of manufacturing gate electrode contact in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트전극 콘택 및 그 제조방법에 관한것으로서, 게이트전극의 상측에 층간절연막과는 식각선택비차가 비교적 큰 물질로 식각장벽층을 형성하고, 전표면에 층간절연막을 도포하며, 활성영역상측의 게이트전극을 노출시키는 게이트전극 콘택홀을 형성하였으므로, 상기 층간절연막의 과식각공정시 식각 장벽층이 마스크가 되어 게이트산화막의 손상을 방지하므로 게이트전극 콘택을 위한 별도의 영역이 필요치 않아 소자의 레이 아웃이 간단해지고 고집적화에 유리하며 식각에 따른 게이트전극의 손상이 방지되어 소자 동작의 신뢰성이 향상된다.The present invention relates to a gate electrode contact of a semiconductor device and a method of manufacturing the same, wherein an etch barrier layer is formed of a material having a relatively large etching selectivity difference from the interlayer insulating film on the upper side of the gate electrode, and the interlayer insulating film is coated on the entire surface. Since the gate electrode contact hole is formed to expose the gate electrode on the active region, the etching barrier layer serves as a mask to prevent damage to the gate oxide layer during the over-etching process of the interlayer insulating film, so that a separate area for the gate electrode contact is not necessary. The layout of the device is simplified, it is advantageous for high integration, and the damage of the gate electrode due to etching is prevented, thereby improving the reliability of device operation.
Description
제1a도 및 제1b도는 종래 기술에 따른 게이트전극 콘택의 제조 공정도.1A and 1B are a manufacturing process diagram of a gate electrode contact according to the prior art.
제2a도 내지 제2c도는 본발명의 일실시예에 따른 게이트전극 콘택의 제조 공정도.2a to 2c is a manufacturing process diagram of the gate electrode contact according to an embodiment of the present invention.
제3a도 내지 제3c도는 본발명의 다른 실시예에 따른 게이트전극 콘택의 제조 공정도.3a to 3c is a manufacturing process of the gate electrode contact according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 소자분리 절연막1: semiconductor substrate 2: device isolation insulating film
3 : 게이트산화막 4 : 게이트전극3: gate oxide film 4: gate electrode
5 : 층간절연막 6 : 게이트전극 콘택홀5: interlayer insulating film 6: gate electrode contact hole
10 : 상호연결선 20 : 식각장벽층10: interconnection line 20: etching barrier layer
30 : 감광막패턴30: photosensitive film pattern
본발명은 반도체소자의 게이트전극 콘택 및 그 제조방법에 관한 것으로서, 특히 게이트전극 상측에 식각장벽층을 형성하고 이를 마스크로 게이트전극 상측의 층간절연막을 오픈하여 식각공정에 따른 게이트산화막의 손상을 방지하며 활성영역의 상측에 직접 게이트전극 콘택을 형성하여 소자의 고집적화에 유리한 반도체소자의 게이트전극 콘택 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate electrode contact of a semiconductor device and a method of manufacturing the same. In particular, an etch barrier layer is formed on the gate electrode, and an interlayer insulating layer on the gate electrode is opened using the mask to prevent damage to the gate oxide layer due to the etching process. The present invention relates to a gate electrode contact of a semiconductor device, which is advantageous for high integration of a device by forming a gate electrode contact directly on an active region, and a method of manufacturing the same.
반도체 소자의 고집적화에 따라 상하의 배선이나 캐패시터등을 연결하는 콘택 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다. 따라서, 다층의 도전선을 구비하는 반도체 소자에서 콘택을 형성하기 위해서는 제조 공정에서의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다. 또한 콘택홀 크기의 감소는 반도체 제조장비의 고정밀성을 요구하게 되며, 현재의 장비로는 어느 정도 이하 크기의 미세패턴, 예를들어 0.4㎛이하의 패턴 형성이 매우 어렵다.As the integration of semiconductor devices increases, the size of the contact itself connecting the upper and lower wirings and the capacitors and the distance between the peripheral wirings are reduced, and the aspect ratio, which is the ratio of the diameter and the depth of the contact hole, increases. Therefore, in order to form a contact in a semiconductor device having a plurality of conductive wires, accurate and exact alignment in a manufacturing process is required, thereby reducing process margin. In addition, the reduction of the contact hole size requires a high precision of the semiconductor manufacturing equipment, it is very difficult to form a micropattern of a certain size or less, for example, 0.4㎛ or less with current equipment.
상기 콘택홀은 간격 유지를 위하여 설계시 마스크들간에는 정렬시의 오배열 여유(misalignment tolerance)와 노광공정시의 렌즈 왜곡(lens distortion)과 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimention variation) 및 마스크간의 정합(registration)등과 같은 요인들을 고려하여야 한다.The contact hole is designed to maintain the spacing between the mask misalignment tolerance (misalignment tolerance) and the lens distortion (lens distortion) during the exposure process and the critical dimention variation during the mask manufacturing and photolithography process ) And factors such as registration between masks.
따라서 상기와 같은 여러 가지 사항들을 고려하면 콘택홀 자체의 크기 및 간격이 감광막패턴의 분해능 한계치 이상으로 커져 소자의 고집적화가 어려운 문제점이 있다.Therefore, in consideration of the above-mentioned matters, there is a problem that high integration of the device is difficult because the size and spacing of the contact hole itself are larger than the resolution limit of the photoresist pattern.
또한 도전배선들간의 간격도 콘택과의 오버랩 정도를 고려하여 형성하므로 도전배선간의 간격 및 도전배선의 폭이 증가되어 고집적화를 방해하는 문제점이 있다.In addition, since the gap between the conductive wires is formed in consideration of the degree of overlap with the contact, there is a problem that the gap between the conductive wires and the width of the conductive wire are increased, thereby preventing high integration.
제1a도 및 제1b도는 종래 기술에 따른 게이트전극 콘택의 제조공정도이다.1A and 1B are manufacturing process diagrams of a gate electrode contact according to the prior art.
먼저, 반도체기판(1)상에 소자가 형성되는 활성영역과 소자분리영역을 정의하기 위한 소자분리 절연막(2)을 형성하고, 나머지 노출되어 있는 반도체기판(1)상에 게이트산화막(3)을 형성한 후, 상기 게이트산화막(3)과 소자분리 절연막(2)에 걸쳐 일련의 게이트전극(4)을 형성한다. 이때 상기 게이트전극(4)은 게이트전극 콘택을 위하여 소자분리 절연막(2) 상으로 연장되어 있다. (제1a도 참조).First, a device isolation insulating film 2 is formed on the semiconductor substrate 1 to define an active region in which elements are formed and a device isolation region, and a gate oxide film 3 is formed on the remaining exposed semiconductor substrate 1. After forming, a series of gate electrodes 4 are formed over the gate oxide film 3 and the device isolation insulating film 2. In this case, the gate electrode 4 extends over the device isolation insulating film 2 for the gate electrode contact. (See also Figure 1a).
그다음 상기 구조의 전표면에 산화막으로된 층간절연막(5)을 형성한 후, 상기 소자분리 절연막(2)상의 게이트전극(4)의 연장되어 있는 부분에서 콘택으로 예정되어 있는 부분상의 층간절연막(5)을 제거하여 게이트전극 콘택홀(6)을 형성한다. 이때 상기의 층간절연막(5) 식각 공정시 게이트전극(4)이 노출된 후에도 과식각을 하게되는데 이는 소자의 각 부분간의 단차에 의한 층간절연막(5)의 두께 차이를 보상하기 위한 것이다. 따라서 과식각시에 폴리실리콘으로된 게이트전극(4)의 그레인 바운더리(grain boundary)를 통하여 식각 가스나 식각 용액이 침투하게 된다. 따라서 게이트전극 콘택홀(6)을 활성영역상에 형성하면, 게이트산화막(3)이 손상되는데, 이를 방지하기 위하여 게이트전극 콘택을 활성영역이 아닌 소자분리 절연막(2) 상에 형성하게 된다. (제1b도 참조).Then, an interlayer insulating film 5 made of an oxide film is formed on the entire surface of the structure, and then an interlayer insulating film 5 on a portion scheduled as a contact in an extended portion of the gate electrode 4 on the device isolation insulating film 2 is formed. ) Is removed to form the gate electrode contact hole 6. At this time, during the etching process of the interlayer insulating film 5, overetching is performed even after the gate electrode 4 is exposed. This is to compensate for the difference in thickness of the interlayer insulating film 5 due to the step between the respective parts of the device. Therefore, during overetching, the etching gas or the etching solution penetrates through the grain boundary of the gate electrode 4 made of polysilicon. Therefore, when the gate electrode contact hole 6 is formed in the active region, the gate oxide film 3 is damaged. To prevent this, the gate electrode contact is formed on the device isolation insulating film 2 rather than the active region. (See also Figure 1b).
상기와 같이, 게이트전극 콘택을 소자분리 절연막상에 형성하는 종래의 반도체소자는 게이트전극 콘택홀이 활성영역에서 예정된 거리 X 만큼 이격되어 형성되므로 레이 아웃시 게이트전극 콘택홀을 위한 별도의 공간이 필요하여 소자의 고집적화가 어려운 문제점이 있다.As described above, in the conventional semiconductor device in which the gate electrode contacts are formed on the device isolation insulating layer, the gate electrode contact holes are formed to be spaced apart from the active area by a predetermined distance X so that a separate space is required for the gate electrode contact holes during the layout. Therefore, there is a problem that high integration of the device is difficult.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 게이트전극의 상측에 식각장벽층을 구비하여 게이트전극 콘택을 활성영역의 상측에 형성하여도 게이트산화막의 손상이 방지되어 소자의 레이 아웃 배열이 용이하고, 고집적화에 유리한 반도체소자의 게이트전극 콘택을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to provide an etching barrier layer on the upper side of the gate electrode, even if the gate electrode contact formed on the upper side of the active region to prevent damage to the gate oxide film of the device It is to provide a gate electrode contact of a semiconductor device that is easy to arrange the layout and is advantageous for high integration.
또한 본발명의 다른 목적은 상측에 식각장벽층을 구비하는 게이트전극을 형성하고, 게이트전극 콘택을 활성영역의 상측에 형성하여 게이트산화막의 손상을 방지하여 소자의 고집적화에 유리한 반도체소자의 게이트전극 콘택 제조방법을 제공함에 있다.In addition, another object of the present invention is to form a gate electrode having an etch barrier layer on the upper side, and to form a gate electrode contact on the upper side of the active region to prevent damage to the gate oxide film, the gate electrode contact of the semiconductor device advantageous for high integration of the device To provide a manufacturing method.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 게이트전극 콘택의 특징은, 반도체기판상에 형성되어 있는 소자분리 절연막과, 상기 반도체기판의 활성영역 상에 형성되어 있는 게이트산화막과, 상기 게이트산화막과 소정 부분의 소자분리 절연막 상에 형성되어 있는 게이트전극과, 상기 게이트전극 상측에 형성되어 중첩되는 식각장벽층과, 상기 구조의 전표면에 형성되어 있는 층간절연막과, 상기 활성영역의 게이트전극 상측이 노출되는 콘택홀을 구비하며 형성되어 있는 층간절연막패턴 및 식각장벽층패턴과, 상기 콘택홀을 통하여 게이트전극과 접촉되는 상호연결선을 구비함에 있다.The gate electrode contact of the semiconductor device according to the present invention for achieving the above object is characterized in that the device isolation insulating film formed on the semiconductor substrate, the gate oxide film formed on the active region of the semiconductor substrate, A gate electrode formed on the gate oxide film and the element isolation insulating film of the predetermined portion, an etch barrier layer formed on the gate electrode and overlapping the layer, an interlayer insulating film formed on the entire surface of the structure, and the gate of the active region An interlayer insulating film pattern and an etch barrier layer pattern formed with a contact hole exposed at an upper side of the electrode and an interconnection line contacting the gate electrode through the contact hole are provided.
또한 다른 목적을 달성하기 위한 본발명에 따른 반도체소자의 게이트전극 콘택 제조방법의 특징은 반도체기판의 소자분리 영역으로 예정된 부분에 소자분리 절연막을 형성하는 공정과, 상기 반도체 기판에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 및 소자분리 절연막상에 패턴화된 게이트전극을 형성하는 공정과, 상기 게이트전극상에 중첩되는 식각장벽층패턴을 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 층간절연막 상에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 이용한 식각공정으로 상기 게이트전극상의 콘택으로 예정되어 있는 부분을 노출시키는 콘택을 형성하는 공정과, 상기 콘택홀을 통하여 상기 게이트전극과 접촉되는 상호연결선을 형성하는 공정을 구비하는 것을 특징으로 한다.In addition, a feature of the method for manufacturing a gate electrode contact of a semiconductor device according to the present invention for achieving another object is the step of forming a device isolation insulating film in a portion intended as a device isolation region of the semiconductor substrate, and forming a gate oxide film on the semiconductor substrate Forming a patterned gate electrode on the gate oxide film and the device isolation insulating film, forming an etch barrier layer pattern overlapping the gate electrode, and forming an interlayer insulating film on the entire surface of the structure And a step of forming a photoresist pattern on the interlayer insulating film, a step of forming a contact exposing a portion intended as a contact on the gate electrode by an etching process using the photoresist pattern as a mask, and the contact hole. Forming an interconnection line in contact with the gate electrode through It shall be.
이하, 본발명에 따른 반도체소자의 게이트전극 콘택 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a gate electrode contact of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2c도는 본발명의 일실시예에 따른 반도체소자의 게이트전극 콘택 제조 공정도로서, 제2c도는 완성된 상태의 단면도이므로 구조와 함께 설명한다.2A through 2C are diagrams illustrating a process of manufacturing a gate electrode contact of a semiconductor device according to an exemplary embodiment of the present invention.
먼저, 반도체기판(1)상에 소자분리 영역을 정의하는 소자분리 절연막(2)을 형성하고, 나머지 반도체기판(1)의 활성영역상에 게이트산화막(3)을 형성한다. 그다음 상기 구조의 전표면에 폴리실리콘층(도시되지 않음)과 식각장벽층(20)을 순차적으로 형성한 후, 순차적으로 패턴잉하여 활성영역의 상측에 폴리실리콘층 패턴으로된 게이트전극(4)과 그 상측에 중첩되어 있는 식각장벽층(20) 패턴을 형성한다. 이때 상기 식각장벽층(20)은 게이트전극(4)과 후에 형성되는 층간절연막과는 식각선택비차가 비교적 큰 물질, 예를들어 질화막으로 형성한다. (제2a도 참조).First, a device isolation insulating film 2 defining a device isolation region is formed on the semiconductor substrate 1, and a gate oxide film 3 is formed on the active region of the remaining semiconductor substrate 1. Then, the polysilicon layer (not shown) and the etch barrier layer 20 are sequentially formed on the entire surface of the structure, and then patterned sequentially to form the gate electrode 4 having the polysilicon layer pattern on the active region. And an etch barrier layer 20 pattern superimposed thereon. In this case, the etch barrier layer 20 is formed of a material having a relatively large etching selectivity difference, for example, a nitride layer between the gate electrode 4 and the interlayer insulating layer formed later. (See also Figure 2a).
그후, 상기 구조의 전표면에 층간절연막(5)을 산화막 재질로 형성하고, 상기 활성영역 상부의 게이트전극(4)에서 콘택으로 예정되어 있는 부분의 일측을 노출시키기 위한 감광막패턴(3)을 형성한다. 그다음 상기 감광막패턴(30)에 의해 노출되어 있는 층간절연막(5)과 식각장벽층(20)을 순차적으로 이방성식각하여 게이트전극(4)의 콘택으로 예정되어 있는 부분을 노출시키는 게이트전극 콘택홀(6)을 형성한다. 이때 층간절연막(5)의 과식각공정에 따른 손상을 식각장벽층(20)이 차단시켜 게이트산화막(3)의 손상을 방지한다. (제2b도 참조).Thereafter, an interlayer insulating film 5 is formed of an oxide film on the entire surface of the structure, and a photosensitive film pattern 3 for exposing one side of a portion of the gate electrode 4 in the upper portion of the active region, which is supposed to be a contact, is formed. do. Then, the gate electrode contact hole exposing an intended portion of the contact of the gate electrode 4 by anisotropically etching the interlayer insulating film 5 and the etch barrier layer 20 exposed by the photosensitive film pattern 30 ( 6) form. In this case, the etch barrier layer 20 blocks the damage caused by the over-etching process of the interlayer insulating film 5 to prevent the gate oxide film 3 from being damaged. (See also part 2b).
그후, 상기 감광막패턴(30)을 제거하고 상기 게이트전극 콘택홀(6)을 통하여 게이트전극(4)과 접촉되는 상호연결선(10)을 형성한다. 상기 상호연결설(10)은 전원선이거나 워드라인 스트랩선등으로 게이트전극(4)과 접촉되는 모든 종류의 도전라인이다. 따라서 활성영역 상측의 식각장벽층(20)과 중첩되어 있는 게이트전극(4)상에 게이트전극 콘택이 형성된다. (제2c도 참조).Thereafter, the photoresist pattern 30 is removed and an interconnection line 10 is formed in contact with the gate electrode 4 through the gate electrode contact hole 6. The interconnection lines 10 are all kinds of conductive lines that are in contact with the gate electrode 4 by power lines or word line straps. Therefore, a gate electrode contact is formed on the gate electrode 4 which overlaps with the etch barrier layer 20 above the active region. (See also 2c).
제3a도 내지 제3c도는 본발명의 다른 실시예에 따른 반도체소자의 게이트전극 콘택 제조 공정도로서, 제3c도는 완성된 상태의 단면도이므로 구조와 함께 설명한다.3A to 3C are diagrams illustrating a process of manufacturing a gate electrode contact of a semiconductor device according to another exemplary embodiment of the present invention.
먼저, 반도체기판(1)상에 소자분리 절연막(2)과 게이트산화막(3)을 형성하고, 활성영역 즉 게이트전극(3)상에 폴리실리콘으로된 게이트전극(4)을 패턴잉한 후, 상기 구조의 전표면에 폴리실리콘층 및 산화막과는 식각선택비차가 비교적 큰 물질, 예를들어 질화막으로 식각장벽층(20)을 형성한다. (제3a도 참조).First, a device isolation insulating film 2 and a gate oxide film 3 are formed on the semiconductor substrate 1, and then the gate electrode 4 made of polysilicon is patterned on the active region, that is, the gate electrode 3, and then patterned. The etching barrier layer 20 is formed on the entire surface of the structure by using a material having a large etching selectivity difference, for example, a nitride film, from the polysilicon layer and the oxide film. (See also 3a).
그다음 상기 식각장벽층(20)상에 산화막 재질의 층간절연막(5)을 형성하고, 상기 활성영역 상부의 게이트전극(4)의 일측을 노출시키기 위한 감광막패턴(3)을 형성한다. 그후, 상기 감광막패턴(30)에 의해 노출되어 있는 층간절연막(5)과 식각장벽층(20)을 순차적으로 이방성식각하여 게이트전극(4)의 콘택으로 예정되어 있는 부분을 노출시키는 게이트전극 콘택홀(6)을 형성한다. 이때 층간절연막(5)의 과식각공정에 따른 손상을 식각장벽층(20)이 차단시켜 게이트산화막(3)의 손상을 방지한다. (제3b도 참조).Next, an interlayer insulating film 5 made of an oxide film is formed on the etch barrier layer 20, and a photosensitive film pattern 3 for exposing one side of the gate electrode 4 above the active region is formed. Thereafter, the interlayer insulating film 5 and the etch barrier layer 20 exposed by the photosensitive film pattern 30 are sequentially anisotropically etched to expose a portion of the gate electrode 4 that is intended to be a contact of the gate electrode 4. (6) is formed. In this case, the etch barrier layer 20 blocks the damage caused by the over-etching process of the interlayer insulating film 5 to prevent the gate oxide film 3 from being damaged. (See also 3b).
그다음 상기 감광막패턴(30)을 제거하고 상기 게이트전극 콘택홀(6)을 통하여 게이트전극(4)과 접촉되는 상호연결선(10)을 형성하여 활성영역의 상측의 게이트전극(4)상에 게이트전극 콘택이 형성된다. (제3c도 참조).Then, the photoresist pattern 30 is removed and interconnection lines 10 are formed in contact with the gate electrode 4 through the gate electrode contact hole 6 to form a gate electrode on the gate electrode 4 above the active region. The contact is formed. (See also 3c).
이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 게이트전극 콘택 및 그 제조방법은 게이트전극의 상측에 층간절연막과는 식각선택비차가 비교적 큰 물질로 식각장벽층을 형성하고, 전표면에 층간절연막을 도포하며, 활성영역 상측의 게이트전극을 노출시키는 게이트전극 콘택홀을 형성하였으므로, 상기 층간절연막의 과식각 공정시 식각장벽층이 마스크가 되어 게이트산화막의 손상을 방지하므로 게이트전극 콘택을 위한 별도의 영역이 필요치 않아 소자의 레이 아웃이 간단해지고 고집적화에 유리하며 식각에 따른 게이트전극의 손상에 방지되어 소자 동작이 신뢰성이 향상되는 이점이 있다.As described above, the gate electrode contact of the semiconductor device and the method of manufacturing the same according to the present invention form an etch barrier layer made of a material having a relatively large etching selectivity difference between the interlayer insulating film and the interlayer insulating film on the entire surface of the gate electrode. Since the gate electrode contact hole is formed to expose the gate electrode on the upper side of the active region, an etch barrier layer becomes a mask during the over-etching process of the interlayer insulating layer to prevent damage to the gate oxide layer. Since the area is not required, the layout of the device is simplified, and the integration is advantageous, and the device operation is improved in reliability by preventing damage to the gate electrode due to etching.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20100726 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |