KR100345992B1 - 액티브매트릭스형tft소자어레이 - Google Patents

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Abstract

본 발명은 제조 단계가 증가하지 않으면서 높은 제조 수율을 얻을 수 있는 액티브 매트릭스 TFT 소자 어레이에 관한 것이다. 드레인 배선 방향으로 서로 인접하여 배치된 픽셀 전극들 사이에 가늘고 긴 아일랜드(island) 모양의 반도체막을 형성함으로써, 포토레지스트막의 잔여물이 남는 경우에도 픽셀 전극간의 단락을 방지하기 위한 돌기부를 제공한다.

Description

액티브 매트릭스형 ＴＦＴ 소자 어레이{ACTIVE MATRIX TYPE TFT ELEMENTS ARRAY}
본 발명은 액티브 매트릭스형 TFT 소자 어레이에 관한 것으로, 특히 절연 기판 상에 제공되고 액티브 매트릭스형 액정 디스플레이에 편리하게 사용될 수 있는 액티브 매트릭스형 TFT 소자 어레이에 관한 것이다.
액정 디스플레이에 대한 수요가 증가하고 있다. 특히, 박막 전계 효과 트랜지스터가 유리 기판 상의 각각의 픽셀에 대한 스위치로써 배열된 액티브 매트릭스형 액정 디스플레이에 대한 수요가 고화질로 인하여 급격하게 증가하고 있다.
도 7은 액티브 매트릭스형 액정 디스플레이 내에서 사용되는 종래의 박막 전계 효과 트랜지스터 소자 어레이의 구조를 도시한다. 구체적으로, 도 7a는 평면도이고, 도 7b는 도 7a의 A-A' 라인을 따라 절단하여 얻어진 단면도이고, 도 7c는 도 7a의 B-B' 라인을 따라 절단하여 얻어진 단면도이다.
도 7에서, A-A'는 게이트 금속막(2), 드레인 금속막(6a) 및 인듐 틴 옥사이드막(ITO막; 8a, 8b)이 각각 제어선, 신호선 및 픽셀 전극으로 기능하는 박막 전계 효과 트랜지스터를 절단하는 라인을 나타낸다. ITO막(8a)은 콘택홀(contact hole; 9)을 통하여 드레인 금속막(6b)에 접속된다. 박막 전계 효과 트랜지스터(6b)는 비정질 실리콘 반도체막(4a) 및 n+비정질 실리콘막(5)을 구비한 역 스태거구조(inverted staggered structure)의 박막 전계 효과 트랜지스터이다.
상술된 종래의 박막 전계 효과 트랜지스터 소자 어레이는 아래와 같은 단점을 가진다.
도 8a 내지 8d는 ITO막(8)의 패턴 형성 과정 동안, 포토레지스트막의 잔여물이 생성되는 과정을 단계별로 도시하기 위하여 도 9의 B-B' 라인을 따라 절단하여 얻어진 단면도이다. 그리고, 도 9는 그에 대한 평면도이다.
도 8a를 참조하면, 게이트 금속막(2)이 투광성 절연 기판(1)상에 패터닝되어 형성된 후, 게이트 절연막(3)이 형성된다. 도 8에 도시되지는 않았지만, 이어서 드레인 금속막이 형성되고, 또 그 패턴이 형성된다. 그 다음 절연막(7)이 형성된다. 도 8b를 참조하면, ITO막(8)이 형성되고, 이어서 포토레지스트막(10)이 형성된다. 도 8c를 참조하면, 가끔 포토레지스트막의 잔여물(11)이 노광 및 현상시에 형성된다.
이 경우, ITO막(8)을 에칭시켜도 ITO막(8)은 에칭되지 않으므로, 포토레지스트막(10)을 에칭하면 도 8d에 도시된 바와 같이 ITO막(8a 및 8b)이 제거되지 않고 접속된 채 남아있다.
발명자의 관점에 따르면, 도 9에 도시된 바와 같이 세로 방향으로 픽셀 전극이 접속된 채로 남아 있는 상태가 된다. 액티브 매트릭스 디스플레이가 이 트랜지스터 소자 어레이를 사용하여 형성되면, 두 개의 연속된 픽셀의 결함이 발생되어서 제조 수율을 상당히 감소시킨다.
포토레지스트막 잔여물의 발생으로 인한 단락을 방지하기 위한 방법으로서,콘택홀 사이의 절연막에 돌기부가 형성되어, 레지스트의 노광부 모서리에 강한 노광을 시키기 위하여 돌기부의 모서리를 덮는 레지스트에서 랜덤 광 산란(random light scattering)을 발생시켜 레지스트 잔여물을 없앰으로써 배선간의 단락을 방지하는 반도체 소자에 대한 상호 연결 형성 방법이 일본특허공고공보 제JP-A-62-1711442(1987)호에 제시되어 있다. 도 10은 소자(13)가 반도체 기판(12)상에 형성되고 절연막(14)이 그 위에 형성된 대응 단면도를 도시한다. 콘택홀을 통하여 배선(16a, 16b)을 소자(13)로 각각 접속시키도록, 인접 소자와의 중간 부분에서 절연막에 돌기부(15)가 형성된다.
이 구조에서는, 배선(16a, 16b)의 패턴을 형성하는 과정 동안 포토레지스트막 잔여물이 배선(16a, 16b) 사이에 형성된다해도, 포토레지스트막이 절연막의 돌기부상에 거의 남지 않아서 배선 금속막이 절연막의 돌기부상에 남지 않는다. 따라서, 배선(16a, 16b)은 서로 분리되고, 배선의 단락으로 인하여 제조 수율이 감소되는 것을 방지한다.
그러나, 발명자의 관점에 따르면, 도 10에 도시된 방법에서, 절연막의 돌기부를 제공하기 위한 리소그래피 단계가 추가된다. 따라서 제조 단계의 수가 증가한다.
포토레지스트막 잔여물의 발생으로 인한 단락을 방지하기 위한 또 다른 방법으로서, 일본특허공고공보 제JP-A-7-234419(1995)호의 도 11의 단면도에 제시된 바와 같이, 픽셀 전극을 둘러싼 홈(groove)을 구비한 박막 트랜지스터 기판이 제시되어 있다.
도 11을 참조하면, 절연막(18)은 투광성 절연 기판(17)상에 형성된다. 홈(19)이 형성된 후에, ITO막이 형성되고 패턴이 또한 형성된다. 이 패턴이 형성되는 동안에 ITO막(20a) 및 ITO막(20b)은 서로 분리되도록 디자인된다.
도 11에서 도시된 바와 같이, 포토레지스트막 잔여물이 박막 트랜지스터 기판에 생성된다 해도, ITO막(20a) 및 ITO막(20b)은 홈(19) 부분에서 상호 분리된다. 그 결과로써, 제조 수율이 감소되는 것을 방지할 수 있다.
그러나, 발명자의 관점에 따르면, 이 구조에서 홈(19)을 제공하기 위하여 리소그래피 단계가 추가된다. 따라서 제조 단계의 수가 증가한다.
상술된 바와 같이, 종래의 기술은 아래와 같은 단점이 있다.
제1 단점은, 도 7 내지 도 9와 관련하여 설명된 종래의 기술에서는 제조 수율이 감소한다는 것이다. 그 이유는, 포토레지스트막 패턴 형성시에 생긴 잔여물로 인하여 ITO막이 분리되지 않아서, 인접하는 두 개의 연속된 픽셀에서 결함이 발생한다는 것이다.
제2 단점은, 도 10 내지 11에 관련하여 설명된 종래의 기술에서는 제조 단계의 수가 증가된다는 것이다. 이는, 도 10에 도시된 배선 형성 방법에서 돌기부를 형성하고 도 11에 도시된 박막 트랜지스터 기판에 홈을 형성하기 위하여 리소그래피 단계가 도 10의 배선 형성 방법에 추가된다는 것이다.
종래 기술의 상술된 단점을 고려하여, 본 발명의 목적은 공정 단계수의 증가와 제조 수율이 감소됨이 없이 액티브 매트릭스형 TFT 소자 어레이를 제공하는 것이다.
본 발명의 제1 특징에 따라 상기 목적을 달성하기 위하여, 투광성 절연 기판 상에 게이트 배선, 상기 게이트 배선보다 상층에 형성된 드레인 배선, 비정질 실리콘 박막 전계 효과 트랜지스터 및 픽셀 전극을 구비하는 액티브 매트릭스 TFT 소자 어레이에 있어서, 상기 박막 전계 효과 트랜지스터의 비정질 실리콘 층과 동일층의 비정질 실리콘 반도체막이, 상기 드레인 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이에서 상기 게이트 배선 중 적어도 하나의 게이트 배선 상에 상기 드레인 배선들 사이의 간격보다 길지 않게 아일랜드(island) 모양으로 제공되는 것을 특징으로 한다.
본 발명의 제2 특징에 따르면, 일반적으로, 드레인 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극 사이에서 가늘고 긴(elongated) 반도체막 패턴을 남기도록 돌기부가 형성된 액티브 매트릭스 TFT 소자 어레이가 제공된다.
본 발명의 제3 특징에 따르면, 신호 배선 및 제어 배선이 절연 기판 상에 격자 구조로 배열되고, 상기 신호 배선 및 제어 배선의 교점에서 제1 신호 전극이 상기 신호 배선에 접속되며, 상기 제어 배선에 게이트 전극이 접속된 반도체층을 포함하는 박막 트랜지스터, 및 상기 박막 트랜지스터의 제2 신호 전극에 접속된 픽셀 전극을 포함하는 액티브 매트릭스 TFT 소자 어레이에 있어서, 상기 신호 배선의 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이에서 상기 제어 배선 상에 상기 제어 배선을 따라 연장되도록 절연막을 삽입시켜, 가늘고 긴 아일랜드 모양의 패턴으로 돌기부를 형성하는 액티브 매트릭스 TFT 소자 어레이가 제공된다.
상기 액티브 매트릭스 TFT 소자 어레이에 있어서, 상기 반도체 층은 상기 박막 트랜지스터를 구성하는 반도체 층과 동일층이고 상기 절연막은 상기 박막 트랜지스터의 게이트 절연막과 동일층이다.
상기 제어 배선을 따라 형성된 상기 아일랜드 모양의 패턴의 길이는 상기 인접 신호 배선 사이의 간격보다 짧다.
상기 박막 트랜지스터는 비정질 실리콘 반도체막을 포함하는 역 스태거 구조(inverted staggered structure)의 트랜지스터이다.
상기 액티브 매트릭스 TFT 소자 어레이는 다른 소자들을 구비한 종국의 디스플레이를 형성하기 위하여 결합될 수 있음은 당연한 것이다.
지금부터, 본 발명을 실행하는 바람직한 방법이 설명된다. 본 발명의 바람직한 방법에서, 투광성 절연 기판 상에 게이트 배선, 드레인 배선, 비정질 실리콘 박막 전계 효과 트랜지스터 및 픽셀 전극을 구비한 액티브 매트릭스 TFT 소자 어레이가 제공된다. 드레인 배선은 게이트 배선 위를 덮는 층에 형성된다. 비정질 실리콘 박막 전계 효과 트랜지스터를 구성하는 비정질 실리콘 반도체막과 동일층에 비정질 실리콘 반도체막(도 1 및 도 3의 4c)이 아일랜드(island) 모양으로 제공된다. 드레인 배선의 방향을 따라 서로 인접하여 배치된 픽셀 전극(도 1 및 도 3의 8a, 8b)들 사이에서 게이트 배선(도 1 및 3의 2) 상의 상기 비정질 실리콘 반도체막(4c)의 길이는 드레인 배선 사이의 분리 간격보다 길지 않다.
일반적으로, 아일랜드는 드레인 배선 사이에 배치된 게이트 배선의 전체 길이에 걸쳐 실제로 확장된다.
본 발명의 이용 방법에 있어서, 드레인 배선의 방향으로 서로 인접하여 배치된 픽셀 전극들 사이에 비정질 실리콘을 제공함으로써 돌기부가 형성된다. 그래서, 포토레지스트막 잔여물이 픽셀 전극을 구성하는 ITO막의 패턴을 형성하는 동안에 생긴다해도, 포토레지스트막이 돌기부상에 더 적게 남게된다. 따라서, 인접한 픽셀 전극의 단락을 방지하게 됨으로써 제조 수율이 낮아짐을 방지하게 된다.
또한, 본 발명의 바람직한 이용 방법에 있어서는, 비정질 실리콘 반도체막이 박막 트랜지스터의 요소로서도 동시에 형성될 수 있기 때문에 제조 단계의 수는 증가하지 않는다.
도 1은 본 발명의 실시예의 구조를 도시하는 평면도.
도 2는 도 1의 A-A' 라인을 따라 절단하여 얻어진 단면도.
도 3은 도 1의 B-B' 라인을 따라 절단하여 얻어진 단면도.
도 4는 본 발명의 실시예의 제조 과정을 단계별로 설명하는 단면도.
도 5는 본 발명의 실시예의 동작과 효과를 나타내는 제조 과정을 도시하는 단면도.
도 6은 본 발명의 실시예의 동작과 효과를 도시하는 평면도.
도 7a는 제1 종래 기술의 구조를 도시하는 평면도.
도 7b는 도 7a의 A-A' 라인을 따라 절단하여 얻어진 단면도.
도 7c는 도 7a의 B-B' 라인을 따라 절단하여 얻어진 단면도.
도 8은 제1 종래 기술의 단계별 제조 과정 및 그 문제점을 도시하는 단면도.
도 9는 제1 종래 기술의 문제점을 도시하는 평면도.
도 10은 제2 종래 기술을 도시하는 단면도.
도 11은 제3 종래 기술을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 투광성 절연 기판
2 : 게이트 금속막
3 : 게이트 절연막
4a, 4b, 4c : 비정질(amorphous) 실리콘 반도체막
5 : n+비정질 실리콘막
6a, 6b : 드레인 금속막
7 : 절연막
8, 8a, 8b : ITO막
9 : 콘택홀(contact hole)
10 : 포토레지스트막
11 : 포토레지스트막 잔여물
12 : 반도체 기판
13 : 소자
14 : 절연막
15 : 절연막 돌기부
16a, 16b : 배선
17 : 투광성 절연막 기판
18 : 절연막
19 : 홈(groove)
20a, 20b : ITO막
본 발명을 이용하는 상술된 방법을 더 설명하기 위하여, 도면을 참조하여 본 발명의 바람직한 실시예가 설명될 것이다.
도 1은 본 발명을 도시하는 평면도이고, 도 2는 도 1의 A-A' 라인을 따라 절단하여 얻어진 단면도이며, 도 3은 도 1의 B-B' 라인을 따라 절단하여 얻어진 단면도이다.
본 발명의 실시예를 도시하는 도 1 내지 도 3을 참조하면, 투광성 절연 기판(1)상에 게이트 전극을 위한 제어 배선을 구성하는 게이트 금속막(2)과 박막 전계 효과 트랜지스터의 소자 어레이가 형성된다. 게이트 절연막(3)의 상부에 비정질 실리콘 반도체막(4a) 및 n+비정질 실리콘막(5)이 각각 박막 전계 효과 트랜지스터의 액티브층 및 저항층으로써 역할하기 위하여 순서대로 형성된다. n+비정질실리콘막(5)과 접촉하는 드레인 금속막(6a, 6b)이 형성되고, 드레인 금속막(6a)은 소자 어레이의 신호 배선과 일체화된다. 또한, 절연막(7) 및 ITO막(8a, 8b)이 형성되고, ITO막(8a)이 콘택홀(9)을 통하여 드레인 금속막(6b)에 접속된다. ITO막(8a, 8b)은 픽셀 전극으로 역할한다.
제어 배선을 구성하는 게이트 금속막(2)과 신호 배선을 구성하는 드레인 금속막(6a)의 교점에, 게이트 금속막(2)과 드레인 금속막(6a) 사이의 절연 내력을 증가시키기 위하여 비정질 실리콘 반도체막(4b)이 제공된다.
비정질 실리콘 반도체막(4c)이 제어 배선을 구성하는 게이트 금속막(2)을 따라 가늘고 긴 아일랜드 모양으로 형성된다. 이 돌기부로 인하여, ITO막(8a)과 ITO막(8b) 사이의 단락에 의하여 제조 수율의 낮아짐을 억제하는 것이 가능하다.
지금부터, 본 발명의 실시예의 제조 과정이 설명된다. 도 4a 내지 4e는 본 발명의 실시예를 단계별로 설명하기 위하여 도 1의 B-B' 라인을 따라 절단하여 얻어진 단면도이다.
도 4a에 도시된 바와 같이, 크롬으로 형성되는 게이트 금속막(2)은 투광성 절연 기판(1)상에 100nm 정도의 두께로 형성되고, 이어서 패턴이 형성된다.
실리콘 질화막 또는 실리콘 산화막에 의하여 구성된 게이트 절연막(3)은 도 4b에 도시된 바와 같이 300nm 정도의 두께로 형성된다. 그런 다음, 비정질 실리콘 반도체막(4a, 4b, 4c)이 300nm 정도의 두께로 형성되고, 이어서 n+비정질 실리콘막(5)이 50nm 정도의 두께로 형성된 후, 패턴이 형성된다. 이 패턴은 박막전계 효과 트랜지스터의 액티브층의 패턴과 동시에 형성된다.
그 다음, 도 4에 도시된 부분을 벗어난 영역에서, 예를 들어, 크롬으로 형성된 드레인 금속막(6a, 6b)의 패턴이 100nm 정도의 두께로 형성된다(도 2에 도시됨).
그 다음, 박막 전계 효과 트랜지스터의 저항층을 구성하는 n+비정질 실리콘막(5)은 도 4c에 도시된 바와 같이, 비정질 실리콘 반도체막(4c)의 가늘고 긴 아일랜드 모양을 형성하기 위하여 에칭된다.
도 4d에 도시된 바와 같이. 실리콘 질화막 또는 실리콘 산화막으로 구성된 절연막(7)이 200nm 정도의 두께로 형성된다. 그 다음, 콘택홀(9)이 도 4e에 도시된 부분을 벗어난 영역에 형성되고, ITO막은 100nm 정도의 두께로 형성된다. 그 다음, ITO막(8a, 8b)의 패턴이 형성된다.
이로써, 본 발명을 구현한 액티브 매트릭스 TFT 소자 어레이가 완성된다.
ITO막(8a, 8b)은 드레인 배선의 방향을 따라 서로 인접하여 배치된 픽셀 어레이를 구성한다. 비정질 실리콘 반도체막(4c)의 제공에 의하여, 인접하는 픽셀 전극간의 단락으로 인한 제조 수율의 낮아짐을 방지하는 것이 가능하다.
지금부터 본 발명의 실시예가 어떻게 제조 수율의 낮아짐을 방지하는 구조를 가지고 있는가에 대하여 구체적으로 설명된다. 도 5a 내지 도 5d는 ITO막의 패턴 형성 동안에 포토레지스트막 잔여물이 생성되는 제조과정을 설명하기 위하여 도 1의 B-B' 라인을 따라 절단하여 얻어진 단면도이다. 도 6은 그것에 대한 평면도이다.
제조 과정은 상술된 제조 과정과 같이 절연막(7)의 형성까지 동일하다.
도 5b에 도시된 바와 같이, ITO막(8)이 형성되고 그 다음 포토레지스트막(10)이 형성된다. 도 5c에 도시된 바와 같이, 포토레지스트막 잔여물(11)이 노광 및 현상시에 형성되는 경우가 있다.
그러나, 본 실시예에서는, 돌기부를 형성하기 위하여 비정질 실리콘 반도체막(4c)이 게이트 금속막(2)상에 형성되기 때문에, 포토레지스트막은 돌기부상에 남지 않는다.
ITO막(8)이 이 상태로 에칭된다해도, 도 5d에 도시된 바와 같이 ITO막(8a, 8b)은 서로 분리된다.
즉, 도 6에 도시된 바와 같이, 픽셀 전극을 구성하는 ITO막(8a, 8b)이 비정질 실리콘막(4c)의 가늘고 긴 아일랜드 모양의 패턴에 의하여 서로 분리된다. 따라서, 본 실시예에서는, 포토레지스트막 잔여물이 생성된다 하더라도, 픽셀 전극간의 단락에 의한 제조 수율의 낮아짐을 방지하는 것이 가능하다.
게다가, 비정질 실리콘막(4c)의 가늘고 긴 패턴이 박막 전계 효과 트랜지스터의 액티브 영역과 동시에 형성될 수 있기 때문에, 제조 단계의 수는 증가되지 않는다. 따라서, 값싼 액티브 매트릭스 TFT 소자 어레이를 제공할 수 있게 한다.
본 발명의 효과는 아래와 같이 요약되어진다.
본 발명의 제1 효과는 픽셀 전극의 단락을 방지함으로써 제조 수율이 높아질수 있다는 것이다.
그 이유는, 픽셀 전극들 사이에서 비정질 실리콘막에 의한 돌기부의 제공에 의하여 포토레지스트막의 잔여물이 거의 생기지 않다는 것이다.
본 발명의 제2 효과는 제조 단계의 수가 증가되지 않기 때문에 값싼 액티브 매트릭스 TFT 소자 어레이가 제공될 수 있다는 것이다.
그 이유는, 돌기부를 형성하는 비정질 실리콘막이 박막 전계 효과 트랜지스터의 액티브 영역의 패턴 형성과 동시에 형성될 수 있다는 것이다.
본 발명의 다른 목적은 전체 본원 내용으로부터 명백해 질 것이고, 본원에 공개된 본 발명의 취지와 범위에서 벗어남이 없이 다른 변형물이 수행될 수 있다는 것이 주목되어야 한다.
또한, 임의의 공개된 또는 청구된 요소, 물질 또는 항목의 조합은 전술된 변형물에 포함될 수 있다.

Claims (14)

  1. 투광성 절연 기판 상에 게이트 배선, 상기 게이트 배선보다 상층에 형성된 드레인 배선, 비정질 실리콘 층을 갖는 박막 전계 효과 트랜지스터 및 픽셀 전극을 구비한 액티브 매트릭스 TFT 소자 어레이에 있어서,
    상기 박막 전계 효과 트랜지스터의 비정질 실리콘 층과 동일층의 비정질 실리콘 반도체막이, 상기 드레인 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이에서 상기 게이트 배선 중 적어도 하나의 게이트 배선 상에 게이트 배선 길이 방향으로, 상기 드레인 배선들간의 간격보다 길지 않게 아일랜드 모양으로 제공되는 액티브 매트릭스 TFT 소자 어레이.
  2. 드레인 배선과 게이트 배선을 갖는 액티브 매트릭스 TFT 소자 어레이에 있어서,
    상기 드레인 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이에서 적어도 하나의 상기 게이트 배선 상에 상기 픽셀 전극들을 중첩하지 않는 가늘고 긴(elongated) 반도체막 패턴을 남기도록 돌기부가 형성되는 액티브 매트릭스 TFT 소자 어레이.
  3. 절연 기판 상에 격자 구조로 배열된 신호 배선 및 제어 배선, 상기 신호 배선과 상기 제어 배선의 교점에서 상기 신호 배선에 접속된 제1 신호 전극, 상기 제어 배선에 접속된 게이트 전극들과 반도체 층을 갖는 박막 트랜지스터, 및 상기 박막 트랜지스터의 제2 신호 전극에 접속된 픽셀 전극을 포함하는 액티브 매트릭스 TFT 소자 어레이에 있어서,
    상기 신호 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이의 상기 제어 배선 중 적어도 하나의 제어 배선 상에 가늘고 긴 아일랜드 모양의 패턴으로 돌기부가 형성되는 액티브 매트릭스 TFT 소자 어레이.
  4. 제3항에 있어서,
    상기 반도체 층은 상기 박막 트랜지스터를 구성하는 반도체 층과 동일층이고 상기 절연막은 상기 박막 트랜지스터의 게이트 절연막과 동일층인 액티브 매트릭스 TFT 소자 어레이.
  5. 제3항에 있어서,
    상기 제어 배선을 따라 형성된 상기 아일랜드 모양의 패턴의 길이는 상기 인접한 신호 배선 사이의 간격보다 짧은 액티브 매트릭스 TFT 소자 어레이.
  6. 제5항에 있어서,
    상기 박막 트랜지스터는 비정질 실리콘 반도체막을 포함하는 역 스태거 구조(inverted staggered structure)의 트랜지스터인 액티브 매트릭스 TFT 소자 어레이.
  7. 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이에 있어서,
    상기 어레이는 투광성 절연 기판 상에 게이트 배선, 상기 게이트 배선보다 상층에 형성된 드레인 배선, 비정질 실리콘 층을 갖는 박막 전계 효과 트랜지스터 및 픽셀 전극을 구비하고,
    상기 박막 전계 효과 트랜지스터의 상기 비정질 실리콘 층과 동일층의 비정질 실리콘 반도체막이, 상기 드레인 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이에 제공되는 상기 게이트 배선 상에 상기 드레인 배선들 사이의 간격보다 길지 않게 아일랜드(island) 모양으로 제공된 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이.
  8. 드레인 배선 및 게이트 배선을 갖는 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이에 있어서,
    드레인 배선의 길이 방향을 따라 서로 인접하여 배치된 픽셀 전극 사이에서 상기 게이트 배선 중 적어도 하나의 게이트 배선 상에 상기 픽셀 전극을 중첩하지 않는 가늘고 긴(elongated) 반도체막 패턴으로 돌기부가 형성되는 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이.
  9. 절연 기판 상에 격자 구조로 배열된 신호 배선과 제어 배선, 상기 신호 배선과 상기 제어 배선의 교점에서 상기 신호 배선에 접속된 제1 신호 전극, 상기 제어배선에 접속된 게이트 전극 및 반도체층을 갖는 박막 트랜지스터, 및 상기 박막 트랜지스터의 제2 신호 전극에 접속된 픽셀 전극을 포함하는 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이에 있어서,
    상기 신호 배선의 방향을 따라 서로 인접하여 배치된 픽셀 전극들 사이에서, 상기 제어 배선 중 적어도 하나의 제어 배선 상에 가늘고 긴 아일랜드 모양의 패턴으로 돌기부가 형성되는 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이.
  10. 제9항에 있어서,
    상기 박막 트랜지스터는 게이트 절연막을 포함하고, 상기 어레이에서의 상기 반도체 층은 상기 박막 트랜지스터의 반도체 층과 동일층이고, 상기 절연막은 상기 박막 트랜지스터의 상기 게이트 절연막과 동일층인 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이.
  11. 제9항에 있어서,
    상기 어레이에서 상기 제어 배선의 길이 방향을 따라 형성된 상기 아일랜드 모양의 패턴의 길이는 상기 인접한 신호 배선들 사이의 간격보다 짧은 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이.
  12. 제11항에 있어서,
    상기 박막 트랜지스터는 비정질 실리콘 반도체막을 포함하는 역 스태거구조(inverted staggered structure)의 트랜지스터인 액티브 매트릭스 TFT 소자 어레이를 포함하는 디스플레이.
  13. 제3항에 있어서,
    상기 제어 배선을 따라 상기 돌기부를 연장하도록 절연막을 형성하는 액티브 매트릭스 TFT 소자 어레이.
  14. 제9항에 있어서,
    상기 적어도 하나의 제어 배선을 따라 상기 돌기부를 연장하도록 절연막을 형성하는 액티브 매트릭스 TFT 소자 어레이.
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