KR100338094B1 - 반도체소자의금속층형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속층 형성방법을 제공하는 것으로 다수의 챔버를 구비한 반응장비를 이용하여 상기 실리콘기판상에 베리어금속층 및 금슥층을 형성시 상기 실리콘기판이 대기중에 노출되지 않도록 하므로써 파티클을 방지하여 공정의 단순화로 인한 소자의 수율을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 금속층 형성방법에 관한 것으로, 특히 다수의 챔버를 구비하는 반응장비를 이용한 반도체 소자의 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중구조로 형성되며, 상기 금속층이 실리콘기판상에 증착되는 경우 금속과 실리콘 접합사이에서 발생되는 접합스파이킹(Junction Spiking)을 방지하기 위해 상기 금속층을 증착하기 전에 실리콘기판상에 확산방지용 베리어금속(Barrier Metal)을 종착한다. 상기 베리어금속으로는 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 사용한다. 그러면 종래 반도체 소자의 금속층 형성방법을 제 1A내지 1C도를 통해 설명하면 다음과 같다.
제 1A 내지 1C 도는 종래 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제 1A 도는 접합영역 (2)이 형성된 실리콘기판(1)상에 절연막(3)을 형성하고, 상기 접합영역 (2)이 노출되도록 상기 절연막(3)을 패터닝하여 콘택홀을 형성한 후 전체 상부면에 베리어 금속층(4)을 형성 한 상태의 단련도로서, 상기 베리어 금속층(4)은 티타늄(Ti) 및 티타늄 나이트라이트(TiN)를 순차적으로 증착하여 형성한다.
제 1B 도는 상기 베리어금속층(4)이 형성된 실리콘기판(1)을 이송하는 과정에서 대기중의 노출로 인해 상기 베리어금속층(4)상에 파티클(5) 등이 발생된 상태의 단면도이며, 제 1C 도는 상기 베리어금속층(4)상에 존재하는 파티클(5)등을 제거하기 위해 상기 베리어금속층(4)의 표면을 세정시키고 열처리(Annealing)한 후 상기 콘택홀이 매립되도록 전체 상부면에 금속을 증착하여 금속층(6)을 형성한 상태의 단면도이다. 그런데 상기와 같이 이루어지는 금속층 형성방법은 각 공정이 각각 다른 반응로에서 이루어지기 때문에 실리콘기판의 이송시 대기중의 노출로 인한 다량의 파티클이 생성된다. 그러므로 소자의 수율이 저하되는 문제점이 있다.
따라서 본 발명은 다수의 챔버를 구비하는 반응장비를 이용하여 금속층을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속층 형성방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성시키기 위 한 본 발명은 점합영역이 형성된 실리콘 기판상에 절연막을 형성하고, 상기 접합영역이 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성한 후 상기 실리콘기판을 제 1챔버로 로드하는 단계와, 상기 제 1챔버에서 상기 콘택홀을 포함한 전체 상부면에 티타늄을 1차로 종착한 후 상기 실리콘기판의 밑면을 Ar가스를 이용하여 가열시켜 상기 1차 종착된 티타늄과 상기 콘택홀 부분의 상기 실리콘기판과의 계면에 TiSi2막을 형성하는 단계와, 상기 TiSi2막을 포함한 상기 1차 증착된 티타늄의 전체 상부면에 티라늄을 2차로 증착하고, 상기 실리콘기판을 Ar가스를 이용하여 열처리하여 1차 및 2차 티타늄 증착에 의해 티타늄층이 형성되는 단계와, 상기 티타늄충이 형성된 상기 실리콘기판을 제 2챔버로 로드하는 단계와, 상기 제 2챔버에서 상기 티타늄층 상부면에 티타늄 나이트라이드를 1차로 증착한 후 상기 실리콘기판의 밑면을 Ar가스를 이용하여 열처리하는 단계와, 상기 1차 증착된 티타늄 나이트라이드 전체 상부면에 티타늄 나이트라이드를 2차로 종착하고, 상기 실리콘기판의 밑면을 Ar가스를 이용하여 열처리하여 1차 및 2차 티타늄 나이트라이드 종착에 의해 티타늄 나이트라이드층이 형성되는 단계와,상기 티타늄층 및 상기 티타늄 나이트라이드층으로 이루어진 베리어금속층이 형성된 상기 실리콘기판을 제 3챔버로 로드하여 상기 실리콘기판을 전체적으로 열처리하는 단계와, 상기 제 3챔버에서 열처리된 상기 실리콘기판을 제 4챔버여 상기 실리콘기판의 밑면을 Ar가스를 이용하여 가열 한 후 상기 베리어금속층 상부면에 금속층을 형성시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명에 따른 반도체 소자의 금속층 형성 방법은 제 2도에 도시된 바와같이 제 1 내지 4챔버 (21 내지 24)를 구비하는 반응장비 (20)내에서 이루어진다. 그러면 상기 제 2도를 재참조하여 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하면 다음과 같다.
먼저, 제 3A 도에 도시된 바와같이 접합영역(12)이 형성된 실리콘기판(11)상에 절연막(13)을 형성한 후 상기 접합영역(12)이 노출되도록 상기 절연막(13)을 패터닝하여 콘택홀(10)을 형성한다. 그리고 상기 실리콘기판(11)을 상기 반응장비 (20)내의 제 1챔버 (21)로 로드(Load)한다.
다음 제 3B도에 도시된 바와같이 티타늄(Ti)을 실리콘기판(11)상의 전체 상부면에 1차로 증착한 후 상기 실리콘기판(11)의 밑면을 Ar가스를 이용하여 가열시킨다. 이때 상기 실리콘기판(11)상에 1차로 종착된 티타늄(Ti) 및 상기 실리콘기판(11)간의 반응으로, 상기 티타늄(Ti) 및 실리콘기판(11)의 계면에 TiSi2막(15)을 형성시켜 금속충의 접촉저항을 감소시키게 된다. 다음으로 상기 티타늄(Ti)을 실리콘기판(11)상의 전체 상부면에 2차로 증착하여 티타늄층(14a)을형성한 후 상기 실리콘기판(11)을 Ar가스를 이용하여 열처리한다. 상기 제 1챔버 (11)의 온도는 500 내지 550℃로 유지시킨다. 그리고 상기 실리콘기판(11)을 제 2챔버(22)로 로드한다.
다음 제 3C 도에 도시된 바와같이 티타늄 나이프라이드(TiN)를 상기 실리콘기판(11)상의 전체 상부면에 1차로 증착한 후 상기 티타늄층(14a)상에 증착된 상기 티타늄 나이트라이드(TiN)가 균일한 원자구조로 되도록 상기 실리콘기판(11)의 밑면을 Ar가스를 이용하여 열처리한다. 다음으로 티타늄 나이트라이드(TiN)를 상기 실리콘기판(11)상의 전체 상부면에 2차로 증착하여 티타늄 나이트라이드층(14b)을 형성한 후 상기 티타늄 나이트라이드(TiN)가 균일한 원자구조로 되도록 상기 실리콘기판(11)의 밑면을 Ar가스를 이용하여 열처리한다. 그리고 상기 실리콘기판(11)을 제 3챔버(23)로 로드한다.
다음 베리어금속층(14)이 형성된 상기 실리콘기판(11)을 전체적으로 열처리를 하게 되는데 이때 열처리는 제 2챔버(22) 내에서의 공정시간 만큼 550 내지 600℃의 온7도로 실시한다. 그리고 상기 실리콘기판(11)을 제 4챔버(24)로 로드한다. 상기 베리어금속층(14)은 상기 티타늄층(14a) 및 상기 티타늄 나이트라이드층(l4b)을 일컫는다.
마지막으로 제 3D 도에 도시된 바와같이 상기 실리콘기판(11)의 밑면을 Ar가스를 이용하여 가열 한 후 상기 실리콘기판(11)상의 전체 상부면에 금속층(16)을 형성시킨다. 상기 금속층(16)은 알루미늄(Al)에 0.5% 내지 1.5%의 실리콘(Si)을 첨가한 화합물이다.
상술한 바와 같이 본 발명에 의하면 다수의 챔버를 구비한 반응장비를 이용하여 상기 실리콘기판상에 베리어금속층 및 금속층 형성시 상기 실리콘기판이 대기중에 노출되지 않도록 하므로써 파티클을 방지하여 공정의 단순화로 인한 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.
제 1A 내지 1C 도는 종래 반도체 소자의 금속층 형성 방법을 설명하기 위한 소자의 단면도.
제 2 도는 다수의 챔버를 구비한 반응장비의 구조도.
제 3A 내지 3B 도는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 기호설명 *
1 및 11 : 실리콘기판 2 및 12 : 접합영역
3 및 13 : 절 연 막 4 및 14 : 베리어금속층
5 : 파티클 6 및 16 : 금속층
10 ; 콘택홀 14a : 티타늄층
14b : 티타늄 나이트라이드층 15 : TiSi2막
20 : 반응장비 21 내지 24 : 제 1 및 제 4챔버
Claims (4)
- 제 1내지 제 4챔버를 구비하는 반응장비를 이용한 반도체 소자의 금속층 형성 방법에 있어서,접합영역이 형성된 실리콘기판상에 절연막을 형성하고, 상기 접합영역이 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성한 후 상기 실리콘기판을 제 1챔버로 로드하는 단계와,상기 제 1챔버에서 상기 콘택홀을 포함한 전체 상부면에 티타늄을 1차로 증착한 후 상기 실리콘기판의 밑면을 Ar가스를 이용하여 가열시켜 상기 1차 증착된 티타늄과 상기 콘택홀 부분의 상기 실리콘기판과의 계면에 TiSi2막을 형성하는 단계와,상기 TiSi2막을 포함한 상기 1차 종착된 티타늄의 전체 상부면에 티타늄을 2차로 종착하고, 상기 실리콘기판을 Ar가스를 이용하여 열처리하여 1차 및 2차 티타늄 종착에 의해 티타늄층이 형성되는 단계와,상기 티타늄층이 형성된 상기 실리콘기판을 제 2챔버로 로드하는 단계와,상기 제 2챔버에서 상기 티타늄층 상부면에 티타늄 나이트라이드를 1차로 증착한 후 상기 실리콘기판의 밑면을 Ar가스를 이용하여 열처리하는 단계와,상기 1차 증착된 티타늄 나이트라이드 전체 상부면에 티타늄 나이트라이드를 2차로 종착하고, 상기 실리콘기판의 밑면을 Ar가스를 이용하여 열처리하여 1차 및 2차 티타늄 나이트라이프 종착에 의해 티타늄 나이트라이드층이 형성되는 단계와,상기 티타늄층 및 상기 티타늄 나이트라이드충으로 이루어진 베리어 금속층이 형성된 상기 실리콘기판을 제 3챔버로 로드하여 상기 실리콘기판을 전체적으로 열처리하는 단계와,상기 제 3챔버 에서 열처리된 상기 실리콘기판을 제 4챔버여 상기 실리콘기판의 밑면을 Ar가스를 이용하여 가열 한 후 상기 베리어금속층 상부면에 금속층을 형성시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
- 제 1항에 있어 서 ,상기 제 1챔버의 온도는 500 내지 550℃로 유지되도록 하는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
- 제 1항에 있어서 ,상기 제 3챔버의 온도는 550 내지 600℃를 유지되도록 하는 것을 특징으로 하는 반도체 소자의 금속충 형성방법.
- 제 1항에 있어서,상기 금속층은 알루미늄에 0.5% 내지 1.5%의 실리콘을 첨가한 것을 특징으로 하는 반도체 소자의 금속충 형성방법.
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