KR100337263B1 - 반도체디바이스및반도체표면결합방법 - Google Patents

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Abstract

본 발명은 금속성의 중간층 없이 유니폴라 (동일구조형) 화합물 반도체들간의 오믹 인터페이스를 형성하는 방법 및 그 오믹 인터페이스를 가진 반도체 디바이스에 관한 것이다. 오믹 인터페이스는 웨이퍼 표면의 결정학적 방위 (crystallographic orientation)와 두 웨이퍼 표면에서의 회전 정렬(rotational alignment)을 동시에 일치시키고, 이들에 고압의 단일축 압력을 가하여 결합 오믹 인터페이스를 형성한다. 이러한 오믹 인터페이스는 전류를 상호 결합된 웨이퍼들 중의 한 웨이퍼로부터 다른 웨이퍼로 통과시키는 디바이스의 실제 구현에 필요하다.

Description

반도체 디바이스 및 반도체 표면 결합 방법{METHOD FOR BONDING COMPOUND SEMICONDUCTOR WAFERS TO CREATE AN OHMIC INTERFACE}
본 발명은 일반적으로 반도체 디바이스 제조 분야에 관한 것으로, 특히, 화합물 반도체 웨이퍼를 사용하는 반도체 디바이스의 제조에 관한 것이다.
단위(elemental) 반도체 웨이퍼들을 결합(bonding)하는 기술은 이미 잘 알려져 있으며, 그러한 기술의 일 예로서는 반도체 기판 또는 에피택셜 필름을 다른 기판 또는 에피택셜 필름에 부착하는 것이 있다. 본 명세서의 설명에서는, "웨이퍼결합(bonding wafers)"이라는 용어가 에피텍셜 필름과 웨이퍼간의 결합 및 에피텍셜층과 에피택셜층간의 결합을 또한 포함하는 것으로 하겠다. 최근에 상호 결합 되는 두 웨이퍼 중의 적어도 하나의 웨이퍼가 화합물 반도체를 포함하는 화합물 반도체 웨이퍼들을 결합할 수 있다는 가능성이 입증되었다. 이러한 결합은 단일 칩상에 다수의 디바이스가 집적될 수 있게 하거나 표면 발광 레이저 및 발광 다이오드(surface emitting lasers and light emitting diodes)의 디바이스 설계가 개선될 수 있게 한다.
화합물 반도체 웨이퍼를 결합하는 데에는 두가지 방법이 사용되고 있다. 그 중의 제 1 방법은 용액을 웨이퍼들 사이에 배치하여, 용액을 증발시켜, 비교적 약한 반 데르 발스력(van der Waals forces)(정전기력)에 의해 웨이퍼들이 서로 결합되게 한 후, 후속 처리로서 결합의 세기를 증가시키기 위한 어닐링 처리 단계를 포함할 수도 있는 후속 처리를 통상 200℃보다 낮은 저온에서 수행하는 것이다. 이와 같이 온도를 낮게 제한해야 하는 이유는 이질의 반도체 표면들에서 열팽창율이 다르기 때문인데, 이러한 열팽창율의 차이는 웨이퍼들을 결합시키는 약한 정전기력과 더불어 고온에서 웨이퍼들이 분리되게 하는 원인으로 작용할 수 있다. 웨이퍼들을 서로 결합시키는 정전기력이 약하다는 것은, 다이싱, 그라인딩 및 폴리싱 등과 같은 후속의 기계적 동작으로 인해 웨이퍼들이 분리되어 그 결과 동작 디바이스 (working device)의 제조가 어렵게 됨을 의미한다. 설사 그러한 결합 상태가 디바이스를 제조하는 동안 유지될 수 있다손 치더라도, 웨이퍼들간의 전기적 접촉이 극히 약하면 전기적 결합이 비-오믹(non-ohmic) 특성을 갖게 된다. 상호 결합된 두웨이퍼중 한 웨이퍼로부터 다른 웨이퍼로 전류를 통과시킬 수 있는 디바이스를 실제 구현하기 위해서는 오믹 전도(ohmic conduction) 특성이 요구된다. 금속 중간층을 사용해서 오믹 접촉(ohmic contact)을 구현할 수도 있지만. 이렇게 하면 두 웨이퍼간의 인터페이스에서 광 흡수 현상이 발생한다. 이리한 광 흡수는 특히 LED 에서 바람직하지 않으며 또한 추가적인 고온 처리의 가능성을 제한한다.
화합물 반도체 웨이퍼를 결합하기 위한 제 2 방법은 웨이퍼를 서로 접촉하는 상태로 배치시킨 다음에 외부적인 단일축 압력(uniaxial pressure)을 가하면서 웨이퍼를 고온(400-1200℃)에서 어닐링 처리하는 것이다. 외력은 고온에서 특히 중요한 두 웨이퍼간의 열팽창율 차이를 보상하는데 필요한 것으로서, 그 외력은 고온에서 웨이퍼들이 긴밀하게 접촉될 수 있게 한다. 이러한 처리에 의해 웨이퍼들은 화학적으로 강하게 결합되는데, 그 결합은 전술한 방법에 의해 생성되는 결합보다 훨씬 강력하다. 이와 같이 결합된 웨이퍼를 절단, 폴리싱 및 그라운딩하여 또다른 고온 처리를 행할 수 있는데, (600℃ 이상의) 고온에서는 웨이퍼가 연성(ductile) 으로 되므로, 단일축 압력을 가하면, 통상적으로 표면이 불균일한 웨이퍼들이 변형되어, 웨이퍼들간의 비결합 영역이 최소화된다.
하지만, 이 방법의 한가지 주요 단점은 유니폴라 결합된 인터페이스 (unipolar bonded interface)에 걸친 오믹 전류 전도 경로를 생성할 수 없다는 것이다. n-n InP/GaAs 및 p-p InP/GaAs의 이종접합(heterojunction)은 어느 정도 정류 작용을 한다. GaAs 기판 또는 Si 기판에 웨이퍼 결합된(wafer-bonded) 레이저 다이오드 p-n 구조는 그러한 비-오믹 전류 전도의 결과로 인해 비정상적으로 높은순방향 전압을 나타내게 되는데, 이들 높은 순방향 전압은 많은 디바이스 용도에서 수용할 수 없는 것이다.
따라서, 웨이퍼를 서로 강하게 결합시킴과 동시에 제 1 웨이퍼로부터 제 2 웨이퍼로의 오믹 전도 경로를 생성하는 화합물 반도체 웨이퍼 결합 방법이 매우 바람직하지만 그러한 방법은 어떠한 참조 문헌에서도 알려지고 있지 않다.
본 발명의 제 1 실시예에 따른 방법에서는, 화합물 반도체들이 결합되는 이터페이스에 조재하는 전위(dislocations) 및 점 결함(point defects)의 수를 최소화 시키는 것에 의해 화합물 반도체 결합 인터페이스에 결쳐 저저항성으 오믹 전도 경로를 생성한다. 이것은 웨이퍼 표면의 결정학적 방위(crystallographic orientation)와 웨이퍼 표면내의 회전 정렬(rotational alignment)을 동시에 일치시킴으로써 결합 인터페이스에 걸쳐 원자 정렬을 가능하면 단결정 반도체(a single crystal semiconductor)에서의 원자 정렬과 근사하도록 하는 것에 의해 달성된다. 이 방법에 의하면, 결합 인터페이스에서의 전기적 활성 결함의수가 최소화됨으로써, 그 인터페이스에서 저저항성 오믹 전도 특성이 얻어질 수 있다. 이러한 저저항성 오믹 전도 특성은 상호 결합되는 두 웨이퍼의 두 결정 표면에서 격자 상수가 상당히 다른 경우에도 얻어질 수 있다.
본 발명의 기술은 화합물 반도체 결정의 특성 및 디바이스의 특성을 보존하는 저온에서 오믹 웨이퍼 결합 인터페이스(ohmic wafer bonded interfaces)를 용이하게 형성하는데 필요하다. 본 발명의 기술은 두 표면이 Si와 같은 단위 반도체 (elemental semiconductor)로 구성되는 경우에는 그러한 인터페이스를 생성하는 데에 있어 필요하지 않는데, 이는 Si 표면이 높은 반응 특성을 갖고 또한 단위 반도체 결정의 극성이 감소되기 때문이다. 또한, 벌크 단위 반도체는 온도에 대해 보다 안정적이므로 화합물 반도체보다 높은 온도(>1000℃)에서 결합될 수 있으면서도 결정 특성 또는 디바이스 특성에 악영향을 끼치지 않을 것이다. 이들 높은 온도 는 단위 반도체들간의 오믹 인터페이스를 형성하는데 필요한 결합조건을 완화시키는 것으로 보인다.
이제, 본 발명을 첨부 도면을 참조하여 더욱 상세히 설명하겠다.
본 발명의 개시에서는, 상호 결합되는 반도체 웨이퍼들의 결정학적 표면 방위 및 회전 정렬을 일치시키기 위한 상대적 방향을 설명하는데 몇가지 규약을 사용한다. 제 1 도는 본 발명의 개시에서 이들 용어가 어떤 식으로 사용되고 설명되는 지를 도시한다. 벡터(As)는 웨이퍼(A)의 표면에 수직하다. 벡터(Bs)는 그 벡터가 웨이퍼(B)내에 있다는 점을 제외하고는 벡터(As)와 동일한 결정학적 방향을 가진다. 모든 결정은 원자들의 규칙적인 배열로 구성되는데, 본 발명의 개시 목적상 그 규칙적인 원자 배열을 각종 평면들로 구성되는 것으로서 도식화할 수 있다. 본 발명의 개시 목적상, 결정학적 방향이 동일하다고 하는 것은 제 2 웨이퍼의 결정 평면이 제 1 웨이퍼의 동일한 평면에 대응함을 의미한다. 두 웨이퍼는 서로 다른 화합물로 제조될 수도 있고 또한 서로 다른 결정 경계를 따라 절단될 수도 있으므로, 벡터(Bs)는 소정의 각도로 웨이퍼(B)에 투영될 수도 있다. 웨이퍼 오방위 (misorientation)는 벡터(As)와 벡터(Bs)가 이루는 각도의 절대치(|Φ|)에 해당한다. 결정학적 표면 방위는 이들 벡터의 방향 일치에 관련된다. 벡터(Ap)는 벡터 (As)에 대해 수직하므로 웨이터(A)의 평면내에 놓인다. 벡터(Bp)는 웨이퍼(B)내의 벡터(Ap)의 결정학적 방향을 웨이퍼(B)의 평면에 투영한 것이다. 웨이퍼 오정렬은 벡터(Ap)와 벡터(Bp)가 이루는 각도의 절대치(|Θ|)에 해당한다. 웨이퍼 회전 정렬은 이들 벡터들의 방향 일치에 관련된다.
본 명세서에서 사용하고 있는 결정내의 벡터 및 평면을 통상적인 표기법의 밀러 지수를 사용하여 설명한다. 따라서 "(hkl)"은 결정 평면을 표시하고 "{hkl}"은 등가의 (equivalent)결정 평면을 표시하며, "[hkl]"은 결정 방향을 표시하고 "<hkl>"은 등가의 결정 방향을 표시한다.
본 발명의 기술을 사용하면, 다음과 같은 화합물의 반도체, 즉, n-형 GaP 대 n-형 InxGa1-xP(여기서, x=0, 0.3 또는 0.5), n-형 In0.5Ga0.5P 대 n-형 In0.5Ga0.5P, n-형 In0.5Ga0.5P 대 n-형 GaAS, p-형 GaP 대 p-형 InyGa1-yP(여기서, y=0, 0.5), p-형 In0.5Ga0.5P 대 p-형 In0.5Ga0.5P 및 p-형 GaP 대 p-형 GaAs를 결합시키면서도 저저항성의 오믹 전도 특성을 얻을 수 있다.
InGaP층 (∼0.2-2㎛)은 Te와 Zn을 제각기 n-형 및 p-형 도우펀트로서 이용하는 금속 유기 화학 기상 침착법(metal organic chemical vapor deposition : MOCVD)에 의해 성장시킨다. In0.5Ga0.5P 층은 GaAs : Te (n>3x1017cm-3) 또는 GaAs :Zn(p>1x1018cm-3) 기판상에서 격자가 일치된 상태(lattice-matched)로 성장시키며, 반면에 In0.3Ga0.7P 층은 GaP : S (n>3x1017cm-3) 기판상에서 격자가 불일치된 상태 (lattice-mismatched)로 성장시킨다. 본 명세서에 개시하는 모등 다른 재료는 도핑 농도가 3 x 1017cm-3보다 높은 벌크 화합물 반도체 GaAs : Si 기판, GaAs : Zn 기판, GaP : S 기판 또는 GaP : Zn 기판을 포함한다. 화합물 반도체 웨이퍼 결합은 당해 기술분야에 알려진 그라파이트 안빌 고정구(graphite anvil fixture)에서 단일축 압력을 가하여 고온에서 실행한다. 본 명세서에서, 특정되는 모든 각도 공차 및 정렬의 정확도는 +/-0.5°이다.
표면 방위 및 회전 정렬을 적절히 일치시키는 본 발명의 기술에 따르면, 본 명세서에서 열거하는 모든 재교들간의 결합 인터페이스에서의 전기적 특성이 실질적으로 개선되는데, 이들 효과는 화합물 반도체에서의 고유 결정 구조 및 원자 결합의 성질 덕분에 얻어진다. 따라서, 본 명세서에 개시하는 정렬 및 방위를 일치 시키는 방법은 단일축 압력을 인가하면서 고온에서 수행하는 모든 웨이퍼 결합에 적용될 수 있다. 이 경우, 상호 결합되는 웨이퍼의 적어도 한 표면은 화합물 반도체를 포함한다. 상기한 웨이퍼 결합을 위한 조건들은 결정들의 화학적 결합을 재생성하는 역할을 한다.
대부분의 화합물 반도체에서 원자들은 섬아연광형 결정 구조(zinc blende crystal structure)로 배열되므로, 이후의 설명에서는 특별히 예외로 하지 않는 한그러한 결정 구조를 기본으로 하겠다.
본 발명의 제 1 실시예는 n-형 (n>1x1018cm-3) In0.5Ga0.5P 대 n-형 (n>3x1017cm-3) GaP의 결합을 위해 사용했다. 제 1 실시예 및 후속 실시예에서 n-형 GaP 대 n-형 In0.5Ga0.5P의 모든 화합물 반도체 웨이퍼 결합은 1000℃에서 동일 조건하에서 수행했다. 온도는 40분간에 걸쳐 1000℃까지 상승시키고 나서 바로 30분간에 걸쳐 실온까지 하강시켰다. 결합 작업의 완료후, 그들 결합된 웨이퍼의 외측 양표면에 전면 합금 오믹 접촉용의 금속층을 피복하고, 그다음 20x20 mil 칩으로 다이싱했다. GaP/In0.5Ga0.5P 동일구조형 이종접합(isotype heterojunctions)의 모든 I-V 특성은 그 접합의 GaP 측에 포지티브 전극을 연결하여 측정했다.
웨이퍼 방위를 정확히 한 결과를 제 2 도에 I-V 곡선으로 도시한다. 표면 방위가 (101)쪽으로 (100)+2°만큼 치우친 n-형 In0.5Ga0.5P 층을 제 1 예의 n-형 GaP 기판 즉 표면 방위가 (101)쪽으로 (100)+2°만큼 치우친 n-형 GaP 기판에 결합시킨 또한 제 2 예의 n-형 GaP 기판 즉 표면 방위가 (101)쪽으로 (100)+8°만큼 치우친 n-형 GaP기판에 결합시킨 결과의 접합들에 대한 I-V 곡선을 각각 제 2 도에 곡선 (21 및 23)으로 도시했다. 이들 두 예에서는 웨이퍼들이 회전 정렬 상태를 이루고 있는데, 이러한 정렬의 예를 도 3에 도시했다. 제 3 도에서, [0 -1 -1] 방향들은 웨이퍼 에지의 평탄면 또는 절단면(flats or cleavage planes)에 의해 정렬된 상태를 보이고 있으며, [1 0 0] 방향들은 오정렬된 상태를 보이고 있는데 오정렬의크기를 φ의 각도로 표시했다. 제 2 도에 도시한 바와 같은 I-V 곡선(21)을 갖는 접합의 경우에는, 오정렬의 각도(φ)가 0°이며, 제 2 도에 도시한 바와 같은 곡선 (23)을 갖는 접합의 경우에는, 오정렬의 각도(φ)가 6°이다. 결정학적 방위는 n-n 이종접합의 I-V 특성에 대해 상당한 영향을 미친다. 웨이퍼 방위가 일치(φ= 0°)하는 경우, 결과적인 I-V 특성은 곡선(21)으로 도시한 바와 같이 Rs∼1.5Ω의 저저항성 오믹 특성(선형적 특성)을 나타낸다. 양면이 금속화된 단결정 n-GaP 웨이퍼의 경우 상호 유사한 저항 레벨이 관측되었다. 이로부터 알 수 있듯이, 본 발명에 따라 결합된 웨이퍼들내에 잔존하는 저항의 대부분은 접촉부 및 벌크 재료로부터 생기는 것이지 상호 결합되는 이종접합으로부터 생기는 것이 아니다. 제 2 도의 곡선(23)은 결정학적 방위가 상당히 다른 상태(φ=6°)로 결합된 웨이퍼의 I-V 특성을 도시한 것으로서, 이 I-V 특성은 오믹 특성을 나타내는 것이 아니라 8A/cm2또는 20mA에서 0.25V를 초과하는 비교적 높은 전압 강하를 나타내는데, 이러한 전압 강하는 전형적으로 디바이스 응용에서 이용되는 전류 밀도가 높아지면 실질적으로 증가하게 될 것이다.
저저항성의 오믹 전도 특성을 얻기 위해 웨이퍼의 결정학적 방위를 완벽하게 일치시킬 필요가 없다. 표면 방위가 (101)쪽으로 (100)+2°만큼 치우친 n-형 In0.5Ga0.5P 층을 표면 방위가 (100)인 n-GaP 기판에 결합시킨 경우 또한 표면 방위가 (101) 쪽으로 (100)+4°만큼 치우친 n-GaP 기판에 결합시킨 경우, 이들 두 경우에 있어서, |φ| =2°이며, 그들 결합된 웨이퍼는 모두 제 2 도에 곡선(21)으로 도시한 것과 유사한 저저항성의 오믹 전도 특성을 나타냈다. 또한, 결정학적 오방위의 크기가 작은( |φ| < 6°)경우에는, 웨이퍼 표면들을 동일 방향으로 오방위시킬 필요가 없다. 표면 방위가 (101)쪽으로 (100)+2°만큼 치우친 n-형 In0.5Ga0.5P 층을 표면 방위가 (110)쪽으로 (100)+2°만큼 치우친 n-형 GaP 기판에 결합시킨 경우(|φ| = 2.83°), 저저항성의 오믹 전도 특성을 얻을 수 있다. 이들 모든 경우에 있어서, 웨이퍼는 회전 정렬된다(Θ=0°). 이들 결과가 나타내듯이, 유니폴라 화합물 반도체 웨이퍼 결합 인터페이스에 걸친 오믹 전도 경로는 웨이퍼들의 상대적인 결정학적 오방위가 6°보다 작은 ( |Θ|<6°)경우에만 얻어질 수 있다.
또한, 상호 결합 인터페이스에서 저저항성의 오믹 전도 특성을 얻기 위해서는 적절한 웨이퍼 회전 정렬이 필수적이다. 각종 웨이퍼 오정렬 각도 크기에서의 효과를 제 4 도에 도시했는데, 제 4 도의 그래프는 웨이퍼 회전 정렬이 서로 다른 n-형 In0.5Ga0.5P 층 웨이퍼와 n-형 GaP 기판간의 결합에 있어서의 I-V 성능을 나타낸다. 결합된 층들 모두는 (101)쪽으로 (100)+2°만큼 치우친 표면 방위를 갖는다. 제 5 도는 오정렬 측정 방법을 도시하고, 또한 [0 -1 -1] 방향들의 오정렬을 도시하고 있는데 [0 -1 -1] 방향들은 Θ의 각도만큼 웨이퍼 에지의 평탄면 또는 절단면에의해 오정렬된 상태를 나타낸다. 제 4 도에서, 곡선(41)은 웨이퍼가 Θ=0°의 상태로 정렬된 경우 n-InGaP/n-GaP 이종접합에 걸쳐 저저항(Rs∼1.5Ω)성의 오믹 전도 경로가 생성되는 것을 나타낸다. 오정렬의 각도가 Θ=5°(곡선(43)참조)로 증가함에 따라, 전류 전도 경로는 약간 비선형적이면서 비-오믹(non-ohmic)적인 특성을 나타내기 시작하고 이종접합 양단간의 전압 강하가 증가하게 되는데, 이들 효과는 오정렬 각도가 Θ=15°(곡선(45) 참조)로 증가하고 Θ=20°(곡선(47) 참조)로 증가함에 따라 더욱 현저하게 된다. Θ=20°일 때, 결합 인터페이스 양단간의 비-오믹 전도 경로에 의해 8A/㎤(20mA)에서 0.25V를 상회하는 커다란 전합 강하가 발생된다. 이러한 전기적 특성은 전류를 결합 인터페이스를 통과시키는 대부분의 디바이스 응용에서는 수용될 수 없는 것으로, 단지 어떤 응용들에 있어서는 전압 강하가 과도하지 않는 경우에 한해서 완만한 비선형성의 I-V 특성을 용인하고 있다. 이들 경우에 있어서는, -20°< Θ < 20°의 완만한 오정렬이 용인되고 있다.
결정학적 표면 방위만의 일치 또는 웨이퍼 회전 정렬만의 일치로는 불충분하다. 표면 방위 및 회전 정렬의 동시 일치가 필요하다. 제 4 도에 도시한 성능을 가진 상호 결합된 웨이퍼들의 경우, 오정렬은 [100] 방향을 중심으로 한 회전과 동일하다. 상호 결합된 웨이퍼들의 웨이퍼 표면 방위는 정확히 (100) 평면에 있지 않다(즉, (101)쪽으로 (100)+2°만큼 치우쳐 있다). 따라서, 웨이퍼 회전 오정렬에 의해 어느 정도의 결정학적 표면 오방위가 발생된다. 제 4 도에서, 오정렬이 Θ=20°인 곡선(47)은 | φ| = 0.69°의 오방위에 대응한다. 이 정도의 오방위는 전술한 | φ| < 6°의 제한치보다 상당히 작으며, 제 4 도에 도시한 결과에 커다란 영향을 끼치지 않는다.
웨이퍼 오정렬이 Θ=90°로 증가하면, 또한 유니폴라 화합물 반도체의 결합 인터페이스에 걸쳐 비-오믹 전도 경로가 생성된다. 이러한 정렬을 제 6 도에 개략적으로 도시하고, 그 결과의 전압-전류 특성을 제 7 도에 도시한다. 제 7 도에 도시한 바와 같이, 웨이퍼들이 Θ=90°만큼 오정렬된 n-형 In0.5Ga0.5P/n-형 GaP 결합 이종접합은 곡선(73)으로 도시한 정류 I-V 특성을 나타낸다. 이 이종접합은 8A/cm2(20mA)에서 ∼0.3V 순방향 전압을 나타내는데, 이 순방향 전압은 40A/cm2(100mA)에서는 0.6V를 초과하는 정도로 증가한다. 곡선(71)은 기준 곡선으로서, 층들이 정렬된 경우(Θ=0°)에 획득되는 저저항성의 오믹 전도 특성을 나타낸다. 이종접합을 형성하는 층들의 표면 방위는 (101)쪽으로 (100)+2°만큼 치우쳐 있다. 이들 두 곡선(71 및 73)의 경우, 오방위(| φ|)는 임계치(6°)보다 작다. 곡선 (71 및 73)으로부터 알 수 있듯이, 상호 결합 웨이퍼들의 절단면 에지들을 일치시키는 것이 단지 설계사의 제약 요인으로 작용할 뿐, 상대적인 회전 정렬에 기초하여 여전히 광범위한 성능이 얻어질 것이다. 섬아연광 결정에 대한 기본적인 자연적 절단면은 {011} 평면이다. 결합 인터페이스에 걸쳐 저저항성 오믹 전도 경로를 얻기 위해서는, 상호 결합되는 웨이퍼 표면들의 평면내에서 결정학적 방위를 정렬시키는 것이 중요하다. 웨이퍼 에지들의 절단면들을 정렬시키는 것만으로는 충분하지 않은데, 그 이유는 90°의 회전은 명목상 (100) 방향으로 배향된 섬아연광 결정에 대해 결정학적으로 변화를 주지 못하기 때문이다. 이러한 회전은 Si 같은 단위 반도체를 비롯한 다이아몬드 구조를 가진 결정에 대해 변화를 주지 못한다.
섬아연광 결정은 대칭성을 갖기 때문에, <100> 방향을 중심으로 한 180°회전들을 구별한다는 것은 불가능하다. 저저항성의 오믹 전도 특성은 웨이퍼 회전 오정렬이 Θ=180°인 경우에 명목상 (100) 방향으로 배향된 웨이퍼 표면에서 얻어질 수 있는데, 이는 Θ=0°및 Θ=180°의 웨이퍼 오정렬 상태를 갖는 n-GaP 기판과 n-In0.5Ga0.5P층간의 웨이퍼 결합에 의해 입증된다. 두 반도체 표면을 (101)쪽으로 (100)+2°만큼 치우쳐 배향시킨 결과, 웨이퍼 오방위는 |Θ| =0°또는 |Θ| =4° 로 되었으며, 결과적인 n-n 이종접합은 제 4 도에 곡선(41)으로 도시한 것과 유사한 저저항성의 오믹 전도 특성을 나타냈다. -20°< Θ< 20° 또는 -160°< Θ< 200°의 웨이퍼 오정렬은 최소의 전압 강하를 나타내는 용인될 수 있을 정도의 결합 인터페이스 양단간 전기적 전류 전도 특성을 제공할 것이다.
또한, <100> 방향을 중심으로 웨이퍼를 180°회전시킨 결과의 오정렬도 또한 용인될 수 있을 정도의 결합 인터페이스 양단간 전기적 전류 전도 특성을 제공할 것인데, 이러한 특성은 두 웨이퍼의 표면 방위(| φ|)들이 결정학적 등가 방향의 6°범위내에 있음과 동시에 웨이퍼 표면들의 평면내에서의 웨이퍼 정렬(| Θ|)이 결정학적 등가 방향의 20°범위내에 유지되는 경우에 제공된다. 이를 필요 조건으로부터 많은 특별한 사례가 도출될수 있는데, 이들 사례는 웨이퍼 표면 방위에 의존한다. 명목상 (111)쪽으로 배향된 웨이퍼들이 대칭성을 가짐으로써 [111] 방향을 중심으로 하는 표면내의 120°회전들은 결정학적으로 등가이므로, 이때 상대적인 회전 웨이퍼 오정렬에 대해 용인될 수 있는 각도는 -20°+n120°<Θ< 20°+n12 0°(|n| =0, 1, 2. . . .)로 된다. 상기한 각도(Θ)는 최소의 전압 강하를 수반 하는 저저항성 전류 전도 경로가 결합 인터페이스에 걸쳐 제공될 수 있게 한다. 이와 마찬가지로, 명목상 (100)쪽으로 배향된 표면들은 [100] 및 [010] 방향을 중심으로 180°의 회전 대칭성을 가지고 있다. 명목상 (100)쪽으로 배향된 표면은그들 방향을 중심으로(100) 표면을 180°회전시킴으로써 얻어지는 어떤 다른 표면에 웨이퍼 결합될 수 있는데, 이는 명목상의 표면 방위들의 크기 차가 6°미만이고 결합 표면들의 평면에서 웨이퍼들의 상대적인 정렬이 결정학적 등가 방향의 20°범위내에 있는 경우에 한해서 그러하다.
상기한 설명은 주로 서로 유사한 결정 구조를 가진 웨이퍼들 간의 화합물 반도체 결합 예를 들어 섬아연광 대 섬아연광, 섬아연광 대 다이아몬드, 섬아연광 대 큐빅 및 우르쯔자이트(wurtzite) 대 우르쯔자이트 결합에 대해 다루었으나, 결합 층들의 표면 구조가 기하학적 스케일링 팩터 범위내에서 동일한 원자 배열을 갖는 경우에는 우르쯔자이트 대 섬아연광과 같이 상이한 결정 구조들을 결합시켜 결합 인터페이스에 걸친 저저항성 오믹 전도 경로를 얻을 수도 있다. 이 경우, 결정학적 필요 조건들은 상호 결합되는 두 표면의 "의사-표면(pseudo-surface)" 방위에 관련될 것이다. 이들 "의사-표면" 방위의 상대적 오정렬의 크기는 전술한 바와 마찬가지로 6°미만으로 제한되며, 이때 웨이퍼 표면들의 평면에서의 결정학적 방향들은 결합 인터페이스에서의 원자 정렬이 벌크 결정 반도체(bulk crystalline semiconductor)에서 볼 수 있는 정렬 상태와 근사하게 될 때 정렬되는 것으로 규정된다. 이와 동시에 회전 정렬은 등가 방향들로부터 20°미만으로 제한되며, 이때 결합 인터페이스에서의 원자들은 벌크 결정 반도체에서 볼 수 있는 정렬 상태와 가능한 근사하게 정렬된다.
본 명세서에 설명한 기법들은 적어도 하나의 화합물 반도체를 다른 반도체에 결합하는데 있어 보편적인 것으로서, 이들 기법은 격자 상수 또는 결합 표면의 도핑 형태에 대해 비교적 독립적인데, 이같은 사실은(110)쪽으로 (100)+0.8°만큼 치우치게 배향된 p-형 (p > 1x1018cm-3) In0.5Ga0.5P 층과 (110)쪽으로 (100)+0.8°또는 (110)쪽으로 (100)+6° 치우치게 배향된 p-형 (p > 1x1018cm-3) In0.5Ga0.5P 층간의 결합에 의해 입증되었다. 이들 두 경우에 있어서의 웨이퍼들은 회전 방향으로 18 0°(Θ)오정렬된 상태이며, 제 1 의 경우 φ=1.6°이고 제2의 경우 φ=6.8°이다. 결합 인터페이스가 전술한 실시예와는 달리 동일한 격자 상수를 가지고 있지만, 명목상 정렬된 표면(φ=1.6°)을 가진 웨이퍼들은 제 2 도의 곡선(21)과 유사한 저저항성의 오믹 전도 특성을 나타내며, 오정렬된 표면(φ=6.8°)은 제 2 도의 곡선 (23)으로 도시한 것과 유사한 정류 특성을 나타낸다.
본 발명 기술에 의해 제공되는 결합 인터페이스의 저항은 중간 내지 높은 도핑 레벨을(> 3x1017cm-3)을 사용하여 더욱 감소시킬 수 있다. 본 발명의 기술을 사용하지 않고서 과거에도 시도되었던 바와 같이 결합 표면의 도핑 농도를 단순히 증가시키면 인터페이스에 있어서의 정류 작용이 배제되지 않는다.
본 명세서에 개시하고 있는 방위 일치는 또한 결합 인터페이스와 경계를 이루고 있는 반도체 결정의 결정 품질을 유지시키는 작용을 한다. 웨이퍼 표면 오방위가 없는 상태(Φ= 0°)로 제조된 웨이퍼 결합 투명 기판 In0.5(AlxGa1-x)0.5P LED는 활성 영역에서 관통 전위(threading dislocation)가 발생하지 않아 결정 품질이 양호한 반면에, Φ=6°의 웨이퍼 표면 오방위 상태로 제조된 LED는 웨이퍼 결합 인터페이스로부터 시작되는 관통 전위가 활성 영역에서 발생되어 결정 품질이 저하된다.
본 발명의 실시에 의해 형성되는 저저항성 오믹 전도 특성의 화합물 반도체결합 인터페이스는 많은 디바이스 응용에서 가치가 있다. 웨이퍼 결합을 위한 본 발명의 방법은 고효율 투명 기판 In0.5(AlxGa1-x)0.5P LED를 제조하는 바람직한 방법임을 알 수 있는데, 이들 LED는 전형적으로 상부에 최초로 디바이스 층들을 성장시킨 흡광성(absorbing) n-형 GaAs 기판을 선택적으로 제거한 후 그 기판 대신에 본 발명의 기술에 따라 광학적 투명한 n-형 GaP 기판을 웨이퍼 결합하는 것에 의해 제조된다. 이러한 디바이스 구성에서는, 순방향 전압을 낮게 유지시키면서 웨이퍼 결합 인터페이스를 통해 전류를 흘리는 것이 필요하다. 제 8 도는 10.5 x 10.5 mils 의 반도체 웨이퍼 결합 투명 기판 In0.5(AlxGa1-x)0.5P LED에 대한 I-V 특성 곡선을 도시한 것이다. In0.5(AlxGa1-x)0.5P 에피택셜층과 GaP 기판 모두는 (101)쪽으로 (100)+2°만큼 치우친 표면 방위를 가지고 있다. 제8도에 도시한 성능을 갖는 두세트의 LED는 웨이퍼 정렬을 제외하고는 동일한 결합 및 처리 조건하에서 제조된다. 제 8 도에 도시한 곡선(81)의 I-V 특성은 모든 결정학적 방향을 정렬시킨 결합 LED로부터 생성되는 것으로서, 이 I-V 곡선은 20mA에서 ∼2.1V의 낮은 순방향 전압을 나타낸다. (20mA에서 >3V)의 높은 순방향 전압은 제조 과정 동안 웨이퍼 정렬(Θ)의 크기 차이를 90°정도로 크게 했을 때에 발생되는데, 이것을 곡선(83)으로 나타냈다. 이와 같이 높은 순방향 전압은 사실상 모든 실용 디바이스 구현에있어 용인될 수 없는 것이다. 오방위(| φ|)의 크기가 6°를 초과한 경우에 유사한 결과들이 나타났으나 이를 도시하지는 않았다.
두 반도체의 원자를 웨이퍼 결합 인터페이스 전반에 걸쳐 거의 정렬시켜야 한다는 본 발명의 필요 조건으로부터 예상할 수 있듯이, 무정형(amorphous) 또는 다결정(polycrystalline) 층에 대한 결합의 경우에는 정류 I-V 특성이 나타날 것이다. 제 9 도에 도시한 바와 같이, 다결정 또는 무정형 층(91)은 레이저 용융 및 어닐링에 의해 또는 웨이퍼 결합층(93 및 95)에 대한 이온 주입에 의해 선택적으로 패턴화될 수 있다. 이 패턴화된 층(91)을 다른 결정 또는 패턴화된 층(93)에 결합하는 경우, 결정 층들이 본 명세서에서 설명하고 또한 특허청구범위에서 청구한 바와 같은 방식으로 인터페이스 전반에 걸쳐 정렬된다면, 저저항성의 오믹 전도 특성이 나타나게 된다. 영역(91)을 침착시킨 영역에서는 비-오믹 접촉 영역이 생긴다. 제 9 도에 예시한 방법은 결합 구조들에서의 전류 흐름 경로를 규정하는데 유용할 것이다.
본 명세서에서는 본 발명을 그의 특정 실시예에 대해 설명하였으나, 당업자라면 알 수 있듯이, 본원의 특허청구범위에 기재된 바와 같은 본 발명의 사상 및 범주를 벗어나지 않는 범위내에서 다양한 변경 및 변경이 가능할 것이다. 구체적으로 말해서, 본 발명의 범주를 벗어나지 않는 범위내에서 화합물 반도체 웨이퍼가 다른 조성 및 결정 구조를 갖게 할 수도 있으며, 또한, 이와 마찬가지, 결정 평면의 정렬 및 방위의 각도를 변경시켜 서로 다른 재료들에서의 오믹 전도 특성을 최적화할 수도 있다. 이러한 변경 또는 변경은 여러 가지로 쉽게 생각될 수 있다.따라서 명세서 및 도면은 제한적인 의미가 아니라 예시적 의미로서 이해되어야 할 것이다.
제 1 도는 "상대적 결정학적 표면 방위(relative crystallographic surface orientation)" 및 "회전 정렬(rotational alignment)"이란 용어가 본 발명의 개시에 있어서 어떤 식으로 사용되는지를 도시하는 도면,
제 2 도는 종래 기술에 따라 반도체 웨이퍼의 표면 방위가 오정렬된 또한 본 발명의 기술에 따라 반도체 웨이퍼의 표면 방위가 정렬된, InGaF/GaP의 두 결합 화합물 반도체 웨이퍼에 대한 전압-전류 특성을 나타내는 그래프,
제 3 도는 명목상 (100)쪽으로 배향된 웨이퍼 표면들에 관한 "상대적 표면 방위"의 특정 경우를 도시하는 도면,
제 4 도는 회전 오정렬의 각도 변화에 따른, 상호 결합 InGaP/GaP 화합을 반도체 웨이퍼들 간에 형성된 동일 구조형의 이종접합들에 대한 전압-전류 특성을 도시한 그래프,
제 5 도는 명목상 (100)쪽으로 배향된 웨이퍼 표면들에 관한 "회전 웨이퍼 정렬"의 특정 경우를 도피하는 도면,
제 6 도는 명목상 (100)쪽으로 배향된 웨이퍼 표면들에 관한 90°회전 웨이퍼 정렬의 특정 경우를 도시하는 도면,
제 7 도는 회전 오정렬 각도가 0° 또는 90°인 두 세트의 InGaP/GaP 화합물 반도체 웨이퍼들에 대한 전압-전류 특성을 도시하는 도면,
제 8 도는 상호 결합된 화합물 반도체 웨이퍼들을 사용하여 형성한 두 세트의 LED에서 서로 다른 정렬 상태(종래 기술의 정렬 및 본 발명의 정렬)에 대한 효과를 도시하는 도면,
제 9 도는 상호 결합되는 웨이퍼들에서 본 발명이 다결정 영역 또는 무정형 영역의 선택적 영역 생성과 조합하여 어떤 식으로 동일 인터페이스에 전도 영역과 비전도 영역을 생성할 수 있는 지를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
21, 23, 41, 43, 45, 47, 71, 73, 81, 83 : I-V 특성 곡선
91 : 다결정 또는 무정형 층
93, 95 : 웨이퍼 결합 층

Claims (19)

  1. 제 1 반도체 표면과 제 2 반도체 표면을 결합하는 방법으로서, 상기 반도체 표면중 어느 하나는 화합물 반도체 표면이고, 상기 반도체 표면들의 도핑 형태는 서로 유사한 상기 방법에 있어서,
    제 1 표면 방위를 가진 제 1 반도체 표면과 제 2 표면 방위를 가진 제 2 표면을 제공하는 제공 단계로서, 상기 제공 단계는 제 1 및 제 2 표면 방위를 일치시키는 것을 포함하는 상기 제공 단계와;
    상기 반도체 표면들을 가열하는 단계와;
    상기 반도체 표면들의 회전 정렬을 정렬시키는 단계; 및
    상기 반도체 표면들에 단일축 압력(uniaxial pressure)을 가하는 단계를 포함하는 것을 특징으로 하는 반도체 표면 결합 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 표면 방위들간의 차이는 6°미만이며, 상기 반도체 표면의 회전 정렬들간의 차이는 20°미만인 것을 특징으로 하는 반도체 표면 결합 방법.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 표면 방위를 일치시키는 단계는,
    상기 반도체 표면들의 결정 구조에서 결정학적 등가 방향의 표면 단위를 일치시키는 것을 포함하는 반도체 표면 결합 방법.
  4. 제 2 항에 있어서,
    상기 반도체 표면들 중의 하나는 Inx(AlwGa1-w)1-xP를 포함하며, 여기서 x는 0내지 1의 값을 가지며(0≤x≤1) w는 0 내지 1의 값을 갖는(0≤x≤1) 것을 특징으로 하는 반도체 표면 결합 방법.
  5. 제 4 항에 있어서,
    상기 제 2 결합 표면은 Iny(AlzGa1-z)1-yP를 포함하며, 여기서 y는 0 내지 1의 값을 가지며 (0≤y≤1) z는 0 내지 1의 값을 갖는(0≤z≤1) 것을 특징으로 하는 반도체 표면 결합 방법.
  6. 제 1 항에 있어서,
    상기 두 표면은 p-형인 것을 특징으로 하는 반도체 표면 결합 방법.
  7. 제 1 항에 있어서,
    상기 두 표면은 n-형인 것을 특징으로 하는 반도체 표면 결합 방법.
  8. 제 1 반도체 표면과 제 2 반도체 표면 사이에 웨이퍼 결합된 인터페이스를 가진 반도체 디바이스로서,
    상기 제 1 및 제 2 반도체 표면중의 하나는 화합물 반도체의 표면을 포함하고,
    상기 반도체 표면들의 표면 오방위(surface misorientation) 크기는 6°미만이며,
    상기 반도체 표면들의 회전 오정렬 크기는 상기 반도체 표면들간의 주어진 결정 방위와 모든 결정학적 등가 방위에 대해 20°미만인,
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 반도체 표면들 중의 하나는 Inx(AlwGa1-w)1-xP를 포함하며, 여기서 x는 0내지 1의 값을 가지며(0≤x≤1), w는 0 내지 1의 값을 갖는(0≤w≤1) 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 반도체 표면들은 Iny(AlzGa1-z)1-yP를 포함하며, 여기서 y는 0내지 1의 값을 가지며(0≤y≤1), z는 0 내지 1의 값을 갖는(0≤z≤1) 것을 특징으로 하는 반도체 디바이스.
  11. 제 5 항에 있어서,
    상기 두 반도체 표면들 중 하나의 반도체 표면은 무정형(amorphous) 반도체 및 다결정(polycrystalline) 반도체중의 하나의 폐턴화된 영역을 가진것을 특징으로 하는 반도체 표면 결합 방법.
  12. 제 1 항에 있어서,
    상기 가열은 상기 두 반도체 표면을 200℃ 내지 1,100℃ 범위 내의 온도로 가열하는 것을 특징으로 하는 반도체 표면 결합 방법.
  13. 제 1 항에 있어서,
    상기 두 반도체 표면들은 유사한 결정 구조를 갖는 것을 특징으로 하는 반도체 표면 결합 방법.
  14. 제 12 항에 있어서,
    상기 가열은 상기 두 반도체 표면을 700℃ 내지 1,000℃ 범위 내의 온도로 가열하는 것을 특징으로 하는 반도체 표면 결합 방법.
  15. 제 8 항에 있어서,
    상기 제 1 및 제 2 반도체층 각각은 상이한 체적 결정 구조를 가지며,
    상기 반도체 표면들은 기하학적 스케일링 팩터 범위내에서 동일한 원자 배열을 갖는 것을 특징으로 하는 반도체 디바이스.
  16. 제 6 항에 있어서,
    상기 반도체 표면의 도핑 레벨은 대략 3x1017cm-3인 것을 특징으로 하는 반도체 표면 결합 방법.
  17. 제 7 항에 있어서,
    상기 두 반도체 표면들의 도핑 레벨은 대략 3x1017cm-3인 것을 특징으로 하는 반도체 표면 결합 방법.
  18. 제 2 항에 있어서,
    상기 반도체 표면의 회전 정렬을 정렬하는 단계는,
    상기 반도체 표면의 결정 구조에서 결정학적 등가 방향의 회전 정렬을 정렬 하는 것을 포함하는 반도체 표면 결합 방법.
  19. 제 18 항에 있어서,
    상기 적어도 두 반도체 표면은 상이한 결정 구조를 가지며, 상기 결정 구조는 기하학적 스케일링 팩터(geometric scaling factor) 범위내에서 동일한 원자 배열(atomic arrangement)을 갖는 것을 특징으로 하는 반도체 표면 결합 방법.
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