KR100334525B1 - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 본 발명은 반도체기판의 상부에 제1 산화막을 형성하고, 상기 제1 산화막의 상부에 질화막을 형성하고, 상기 구조의 상부에 소자분리영역을 노출하는 제1 감광막패턴을 형성하고, 상기 제1 감광막패턴을 사용하여 질화막패턴과, 제1 산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하고, 상기 제1 감광막패턴을 제거하고, 상기 구조의 전 표면에 제2 산화막을 형성하되, 상기 트렌치가 메립되도록 충분히 형성하고, 상기 구조의 전 표면에 폴리실리콘층을 형성하고, 상기 폴리실리콘층의 상부에 제2 감광막을 형성하고, 상기 제2 감광막을 식각하되, 상기 폴리실리콘층에서 EOP를 감지할 때까지 식각하여 제2 감광막패턴을 형성하고, 상기 제2 산화막의 상단에 형성된 폴리실리콘층을 이방성식각하여 폴리실리콘패턴을 형성하고, 상기 제2 감광막패턴을 제거하는 동시에 상기 질화막패턴이 노출될 때까지 상기 제2 산화막을 식각하고, 상기 폴리실리콘패턴을 제거하므로써, 반도체소자의 지엽적인 평탄화 뿐만 아니라 광역 평탄화도 구현한다.

Description

반도체소자의 평탄화 방법

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 특히 트렌치 구조의 소자분리막을 형성할 때, 요구되는 지엽적인 평탄화와, 광엽적인 평탄화를 용이하게 구현할 수 있는 반도체소자의 평탄화방법에 관한 것이다.

반도체소자의 평탄화를 이루는 방법으로 SOG (Silicon On Glass)를 이용하는 방법이 있으며, 감광막패턴을 이용하는 방법, 블럭(block) 마스크를 이용하는 방법이 있다.

그러나, 상기와 같은 방법들은 지엽적인 평탄화는 어느 정도 이룰 수 있으나, 광엽적인 평탄화를 이루기가 어려운 문제점이 있다. 또, 반도체기판이 손상되고, 전체 구조의 표면이 불균일하며, 공정단계가 복잡한 문제점이 있다.

따라서, 반도체소자의 평탄화방법은 주로 CMP(Chemical Mechanical Polishing) 공정으로 지엽적인 평탄화와 광엽적인 평탄화를 이룬다.

그러나, 상기와 같은 CMP 공정을 이용한 평탄화방법은 비용이 많이 드는 문제점이 있다.

따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 본 발명은 지엽적인 평탄화 뿐만아니라, 광엽적인 평탄화를 용이하게 구현할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 반도체소자의 제조방법은 반도체기판의 상부에 제1 산화막을 형성하고, 상기 제1 산화막의 상부에 질화막을 형성하는 단계와,

상기 구조의 상부에 소자분리영역을 노출하는 제1 감광막패턴을 형성하는 단계와,

상기 제1 감광막패턴을 사용하여 질화막패턴과, 제1 산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하는 단계와,

상기 제1 감광막패턴을 제거하는 단계와,

상기 구조의 전 표면에 제2 산화막을 형성하되, 상기 트렌치가 메립되도록 충분히 형성하는 단계와,

상기 구조의 전 표면에 폴리실리콘층을 형성하는 단계와,

상기 폴리실리콘층의 상부에 제2 감광막을 형성하는 단계와,

상기 제2 감광막을 식각하되, 상기 폴리실리콘층에서 EOP를 감지할 때까지 식각하여 제2 감광막패턴을 형성하는 단계와,

상기 제2 산화막의 상단에 형성된 폴리실리콘층을 이방성식각하여 폴리실리콘패턴을 형성하는 단계와,

상기 제2 감광막패턴을 제거하는 동시에 상기 질화막패턴이 노출될 때까지 상기 제2 산화막을 식각하는 단계와,

상기 폴리실리콘패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

제 1A 도 및 제 1E 도는 본 발명의 실시예에 따른 반도체소자의 평탄화방법의 제조 공정도이다.

제 1A 도를 참조하면, 반도체기판(1)의 상부에 제1 산화막(2)을 형성하고, 상기 제1 산화막(2)의 상부에 질화막(3)을 형성한다.

그 다음, 상기 구조의 상부에 제1 감광막을 도포하고, 현상 및 노광공정으로 소자분리영역을 노출하는 제1 감광막패턴(도시안함)을 형성한다.

그 다음, 상기 제1 감광막패턴을 사용하여 상기 질화막(3)과, 제1 산화막(2)을 차례로 식각하여 질화막(3)패턴과, 제1 산화막(2)패턴을 형성하고, 계속하여 반도체기판(1)을 일정깊이 식각하여 트렌치(4)를 형성한다.

그 다음, 상기 제1 감광막패턴을 제거한다.

그 다음, 상기 구조의 전 표면에 제2 산화막(5)을 형성하되, 상기 트렌치(4)가 메립되도록 충분히 형성한다.

이때, 상기 제1 산화막(2)패턴과, 질화막(3)패턴이 형성된 상부에는 제2 산화막(5)의 단이 높게 형성된다.

또. 상기 제2 산화막(5)은 MTO(Middle Temperature Oxide), HTO(High Temperature Oxide), TEOS(Tetra Ethyl Ortho Silicate Glass)등으로 형성한다.

제 1B 도를 참조하면, 상기 구조의 전 표면에 폴리실리콘층(6)을 형성한다.

그 다음, 상기 폴리실리콘층(6)의 상부에 제2 감광막(7)을 형성한다.

제 1C 도를 참조하면, 상기 제2 감광막(7)을 식각하되, 상기 폴리실리콘층(6)에서 EOP(End Of Point)를 감지할 때까지 식각하여 제2 감광막(7)패턴을 형성한다.

제 1D 도를 참조하면, 상기 제2 산화막(5)의 상단에 형성된 폴리실리콘층(6)을 이방정식각하여 폴리실리콘(6)패턴을 형성한다.

상기 폴리실리콘(6)패턴은 단이 높은 상기 제2 산화막(5)의 측벽에는 스페이서모양으로 형성되고, 단이 낮은 상기 제2 산화막(5)의 측벽에는 막으로 형성된다.

제 1E 도를 참조하면, 상기 제2 감광막(7)패턴을 제거하는 동시에 상기 질화막(3)패턴이 노출될 때까지 상기 제2 산화막(5)을 식각한다.

제 1F 도를 참조하면, 상기 폴리실리콘(6)패턴을 습식식각하여 제거하므로써, 전체 구조를 평탄화한다.

참고로, 본 발명은 다단의 금속층을 형성할 때에도 적용할 수 있다.

상술한 바와 같이 본 발명의 반도체소자의 제조방법은 반도체소자의 고집화 추세에 따른 소자분리영역의 감소와, 다단의 금속층을 주로 적용하는 추세에 부응하기 위하여, 기존의 CMP 공정을 적용하지 않으면서도 광역평탄화를 이루는 이점이 있으며, 비용을 절감할 수 있는 이점이 있으며, 공정을 단순화할 수 있는 이점이 있다.

제 1A 도 내지 제 1F 도는 본 발명의 실시예에 따른 반도체소자의 평탄화방법의 제조 공정도.

※ 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 제1 산화막

3 : 질화막 4 : 트렌치

5 : 제2 산화막 6 : 폴리실리콘층

7 : 제2 감광막

Claims (2)

1. 반도체기판의 상부에 제1 산화막을 형성하고, 상기 제1 산화막의 상부에 질화막을 형성하는 단계와,

   상기 구조의 상부에 소자분리영역을 노출하는 제1 감광막패턴을 형성하는 단계와,

   상기 제1 감광막패턴을 사용하여 질화막패턴과, 제1 산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하는 단계와,

   상기 제1 감광막패턴을 제거하는 단계와,

   상기 구조의 전 표면에 제2 산화막을 형성하되, 상기 트렌치가 메립되도록 충분히 형성하는 단계와,

   상기 구조의 전 표면에 폴리실리콘층을 형성하는 단계와,

   상기 폴리실리콘층의 상부에 제2 감광막을 형성하는 단계와,

   상기 제2 감광막을 식각하되, 상기 폴리실리콘층에서 EOP를 감지할 때까지 식각하여 제2 감광막패턴을 형성하는 단계와,

   상기 제2 산화막의 상단에 형성된 폴리실리콘층을 이방성식각하여 폴리실리콘패턴을 형성하는 단계와,

   상기 제2 감광막패턴을 제거하는 동시에 상기 질화막패턴이 노출될 때까지 상기 제2 산화막을 식각하는 단계와,

   상기 폴리실리콘패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 평탄화방법.
2. 제 1 항에 있어서,

   상기 제2 산화막은 MTO, HTO, TEOS 중의 하나로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.