KR100320163B1 - 개구형성방법 - Google Patents
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Abstract
본 발명은 반도체 유전체층에 개구를 형성하는 방법을 제공한다. 바람직한 일실시예에서, 본 발명의 방법은 유전체층상에 이 유전체층의 에칭 속도보다 느린 에칭 속도를 갖는 하드마스크층(hardmask layer)을 형성하는 단계와, 하드마스크층을 통해 안내 개구(guide opening)를 형성하는 단계와, 안내 개구내에 안내 개구의 직경을 감소시키는 스페이서(spacer)를 형성하는 단계와, 안내 개구를 통해 유전체층에 개구를 형성하는 단계를 포함한다. 본 발명의 방법은 개구 및 안내 개구의 내부와, 안내 개구 너머로 확장되는 적어도 일부의 하드마스크층상에 전도성 재료(conductive material)를 증착하는 단계와, 안내 개구 너머로 확장되는 하드마스크층 및 전도성 재료층을 제거하는 단계를 더 포함할 수 있다. 소정의 실시예에서는 0.25μm 이하의 폭을 갖는 콘택트 개구(contact opening)를 형성할 수 있다.
Description
본 발명은 전반적으로 반도체 제조 방법에 관한 것으로서, 보다 구체적으로는 하드마스크(hardmask)를 사용하여 반도체 기판에 개구를 형성하는 방법에 관한 것이다.
마이크로회로 제조시 콘택트 개구들(contact openings) 또는 비아들(vias)과 같이 정밀하게 제어되는 개구들을 형성하는 것이 잘 알려져 있으며, 이들 개구는 상호 접속되어 소자들 및 VLSI(very large scale integration) 혹은 ULSI(ultra large scale integration) 회로를 형성한다. 이러한 개구들을 규정하는 패턴들은전형적으로 광학 리소그래픽 공정(optical lithographic process)에 의해 생성되고, 이들 공정이 자외선, 전자 혹은 x-선과 같은 방사선(radiation)과 마스크를 사용하여 포토레지스트 재료의 패턴을 노출시키는 것을 포함하는 것도 잘 알려져 있다. 웨이퍼가 차후의 현상(development) 단계를 겪을 때, 포토레지스트에 노출된 패턴이 형성된다. 포토레지스트의 노출 부분이 제거되고, 노출되지 않은 포토레지스트 부분은 자신이 도포하는 기판 영역을 보호하기 위해 남겨 둔다. 그 후, 포토레지스트가 제거된 부분은 차후에 여러 가지 처리 단계를 거치게 된다.
0.5 미크론 이상의 피처(feature)들을 포함하는 종래 기술에서는, 분해능(resolution)의 정도는 중요하지 않았으며, 대략 600nm의 파장과 같이 보다 긴 파장을 사용하였다. 따라서, 이들 통상적인 리소그래픽 공정에서 사용된 장비는 이들 설계 파라미터를 수용하도록 개발되었다.
그러나, 오늘날의 깊은 서브 미크론 기술(deep sub-micron technology)에 있어서, 최소 크기의 이미지를 일관되게 인쇄한 경우에 이러한 리소그래픽 공정 요소에 의해 달성될 수 있는 분해능의 정도는 0.5μm 미만의 피처를 갖는 깊은 서브 미크론 회로에서 더욱 중요하게 되었다. 따라서, VLSI 혹은 ULSI상에 보다 작은 피처를 제조하는 것은 보다 높은 분해능의 리소그래피 장비 혹은 공정의 이용가능성에 달려 있다. 이러한 보다 높은 분해능은 몇 가지 방법에 의해 달성될 수 있다. 예를 들면, 조명 파장(illuminating wavelength)을 감소시키거나, 또는 시스템 렌즈의 개구수(numerical aperture)를 증가시키는 것이다. 또한, 포토레지스트의 화학적 성질(chemistry)을 변경하거나, 완전히 새로운 레지스트를 형성하거나, 혹은 콘트라스트 강화층(contrast enhancement layers)을 이용함으로써, 포토레지스트의 콘트라스트(contrast)를 증가시킬 수 있으며, 이로 인해 보다 작은 변조 전달 함수(modulation transfer function)가 적절한 이미지를 생성할 수 있다. 이와 달리, 광학 시스템의 상관 관계(coherence)를 조절할 수도 있다.
피처의 크기가 작아짐에 따라, 이들 보다 작은 피처들의 패터닝과 관련된 산란광(stray light)의 문제로 인해, 포토레지스트를 적절한 크기로 노출시키는 것이 더욱 어렵다. 어떤 경우 원하는 포토레지스트 영역에 과다 노출(over exposure)이 발생될 수 있고, 다른 경우에 포토레지스트 영역에 노출이 부족할 수 있다. 두 가지 경우에 있어서, 임계 치수(critical dimension; CD) 라인 폭의 제어가 더욱 어렵게 된다.
따라서, 350nm(0.35μm) 미만의 피처 크기를 갖는 깊은 서브 미크론 집적 회로에 대한 광학 리소그래피의 경우, 회로를 규정하는데 사용된 포토레지스트 재료의 보다 짧은 파장(365nm 또는 248nm) 노출을 필요로 한다. 가장 최근에는 보다 짧은 파장을 사용하여 보다 짧은 파장에 민감한 포토레지스트를 더욱 정밀하게 노출시킬 수 있는 새로운 스테퍼(stepper) 리소그래피 장비를 사용하고 있다. 이러한 새로운 장비를 이용하면, 보다 작은 크기의 콘택트 개구 및 비아를 생성할 수 있다. 그러나, 이러한 새로운 스테퍼 장비는 고가이므로, 반도체 제조의 전체 비용이 실질적으로 증가된다.
따라서, 새로운 스테퍼 기술과 관련된 비용을 추가시키지 않고, 포토레지스트 노출과 부합되지 않는 문제점들을 피하면서, 오늘날의 깊은 서브 미크론 기술에서 요구되는 보다 작은 콘택트 개구 및 비아를 형성하는 것이 매우 바람직하다.
종래의 방법들이 갖고 있는 문제점을 해결하기 위해, 본 발명은 반도체 유전체층에 콘택트 또는 비아 개구를 형성하는 방법을 제공한다. 바람직한 일실시예에서, 본 발명의 방법은 유전체층상에 이 유전체층의 에칭 속도보다 느린 에칭 속도를 갖는 하드마스크층(hardmask layer)을 형성하는 단계와, 하드마스크층을 통해 안내 개구(guide opening)를 형성하는 단계와, 안내 개구내에 안내 개구의 직경을 감소시키도록 스페이서(spacer)를 형성하는 단계와, 안내 개구를 통해 유전체층에 콘택트 또는 비아 개구를 형성하는 단계를 포함한다. 일실시예에서, 하드마스크의 상부 및 안내 개구내에 비정질 실리콘(amorphous silicon)층을 증착한 후, 비정질 실리콘층을 에칭하여 안내 개구내에 스페이서를 형성할 수 있다. 다른 실시예에서, 본 발명의 방법은 콘택트 개구 및 안내 개구의 내부와, 안내 개구 너머로 확장되는 적어도 일부의 하드마스크층상에 전도성 재료(conductive material)를 증착하는 단계와, 안내 개구 너머로 확장되는 적어도 일부의 하드마스크층 및 전도성 재료층을 제거하는 단계를 더 포함할 수 있다. 소정의 실시예에서는 0.25μm 이하의 폭을 갖는 콘택트 개구를 형성할 수 있다.
전도성 재료를 증착하는 단계는 콘택트 개구에 티타늄(titanium)층을 증착하는 단계와, 티타늄층상에 티타늄 질화물(titanium nitride)층을 증착하는 단계와, 티타늄 질화물층상에 텅스텐 금속(tungsten metal)을 증착하는 단계를 포함한다.
다른 실시예에서, 안내 개구를 형성하는 단계는 하드마스크층상에 산화물 에칭 정지층을 형성하는 단계를 포함할 수 있고, 콘택트 개구를 형성하기 전에 안내 개구내에 실리콘 스페이서를 형성하는 단계를 더 포함할 수 있다.
다른 실시예에서, 제거 단계는 적어도 일부의 하드마스크 및 전도성 재료를 화학적 및 기계적으로 제거하는 단계를 포함할 수 있다. 이러한 특정 실시예의 하나의 양상에서, 전도성 재료를 화학적 및 기계적으로 제거하는 단계는 연마제(abrasive) 및 산화제(oxidizer)로 이루어진 슬러리(slurry)로 전도성 재료를 제거하는 단계를 포함한다. 연마제는 알루미늄 산화물(aluminum oxide)(Al2O3)로 이루어질 수 있으며, 산화제는 페릭 질산염(ferric nitrate) 또는 수소 과산화물(hydrogen peroxide)로 이루어질 수 있다.
다른 실시예에서, 하드마스크를 화학적 및 기계적으로 제거하는 단계는 실리카(silica) 및 베이스(base)로 이루어진 슬러리로 하드마스크를 제거하는 단계를 포함할 수 있다. 특정한 일실시예에서, 베이스는 대략 7 내지 11 범위의 pH를 가질 수 있으며, 이 특정 실시예의 다른 양상에서, 베이스는 암모니아(ammonia) 또는 칼륨 수산화물(potassium hydroxide)로 이루어진 그룹으로부터 선택될 수 있다.
다른 실시예에서, 하드마스크를 형성하는 단계는 유전체층상에 실리콘층을 형성하는 단계를 포함할 수 있으며, 이 실리콘층은 100nm의 두께로 증착될 수 있다. 이들 실시예 중 몇 가지 경우에 있어서, 실리콘층은 폴리실리콘으로 이루어지거나, 아니면 비정질 실리콘으로 이루어질 수 있으며, 이러한 예에서, 형성 단계는 580oC 미만의 온도에서 비정질 실리콘을 형성하는 단계를 더 포함한다.
도 1은 전형적인 금속 산화물 반도체 디바이스의 예시적인 개략 단면도.
도 2는 도 1에 도시된 반도체가 에칭 막 패턴을 갖는 경우를 도시한 도면.
도 3a는 도 1에 도시된 반도체가 잔여 하드마스크 및 에칭 정지층상에 증착된 실리콘을 갖는 경우를 도시한 도면.
도 3b는 도 1에 도시된 반도체가 실리콘 스페이서를 갖는 경우를 도시한 도면.
도 4는 도 1에 도시된 반도체가 콘택트 개구를 갖는 경우를 도시한 도면.
도 5는 도 1에 도시된 반도체가 장벽층 및 전도성 재료를 갖는 경우를 도시한 도면.
도 6은 도 1에 도시된 반도체가 금속 상호 접속층 및 반사 방지막을 갖는 경우를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
100 : MOS 110 : 기판
112a, 112b : 필드 산화물 영역 114a : 소스 영역
114b : 드레인 영역 116 : 게이트
118 : 게이트 산화물 120 : 유전체층
130 : 하드마스크층 140 : 에칭 정지층
150 : 포토레지스트 160 : 마스크
210 : 안내 개구 310 : 실리콘막
320 : 실리콘 스페이서 410 : 콘택트 개구
510 : 장벽층 520 : 전도성 재료
610 : 금속 상호 접속층 620 : 반사 방지막
첨부된 도면과 함께 이하의 기술 내용을 참조하면, 본 발명을 보다 완벽하게 이해할 수 있을 것이다.
먼저, 도 1을 참조하면, 전형적인 금속 산화물 반도체(metal oxide semiconductor; MOS) 디바이스(100)의 예시적인 개략 단면도가 도시되어 있다. 도 1에 도시된 바와 같이, 반도체(100)는 실리콘, 게르마늄(germanium), 갈륨 비소(gallium arsenide)와 같은 재료 또는 당업자에게 공지된 다른 재료로 형성될 수 있는 기판(110)을 포함한다. 전형적으로, 기판(110)은 필드 산화물 영역(field oxide regions)(112a, 112b)과, 도핑된 소스(source) 및 드레인(drain) 영역(114a, 114b)을 포함하며, 이들 두 영역은 통상적인 공정에 의해 형성된다. 또한, 게이트 산화물(gate oxide)(118)상에 위치한 게이트(116)를 기판(110)상에 형성할 수 있다. 또한, 게이트(116) 및 게이트 산화물(118)은 모두 통상적인 공정에 의해 형성된다. 게이트(116) 및 기판(110)상에는 유전체층(120)이 증착된다. 바람직한 실시예에서, 유전체층(120)은 TEOS(tetraethyl orthosilicate)와 같은 잘 알려진 재료를 이용하여, 통상적인 공정에 의해 증착될 수 있다. 다른 실시예에서, 유전체층(120)은 인(phosphorous) 및/또는 붕소(boron)로 도핑된다.
또한, 도시된 바와 같이 유전체층(120)상에는 하드마스크층(130)이 형성된다. 바람직한 실시예에서, 하드마스크층(130)은 대략 100nm 두께의 폴리실리콘으로 이루어지고, 유전체층(120) 재료의 에칭 속도보다 적어도 1/10 미만의 에칭 속도를 갖는다. 다른 실시예에서, 하드마스크층(130)은 비정질 실리콘으로 이루어진다. 하드마스크층(130)에 보다 넓은 동작 온도 범위를 갖는 비정질 실리콘을 사용하면, 보다 낮은 온도, 전형적으로는 580oC 미만의 온도에서 하드마스크층(130)을 증착할 수 있다. 또한, 바람직한 실시예에서, 대략 400oC 내지 500oC의 온도에서 CVD(chemical vapor deposition)를 이용하여, 유전체층(120)상에 하드마스크층(130)을 증착한다. 본 발명은 증착 공정을 CVD로 한정하지 않으며, 스퍼터링(sputtering) 및 플라즈마 강화 공정(plasma enhanced process)과 같은 다른 증착 기술을 이용하여 유전체상에 하드마스크층을 증착할 수도 있다.
바람직한 실시예에서, 마스크층(130)을 증착한 후, 통상적인 공정을 이용하여 산화물 에칭 정지층(140)을 하드마스크층(130)상에 증착할 수 있다. 에칭 정지층(140)을 장벽(barrier)으로서 사용함으로써, 에칭 공정이 이 정지층(140)을 침투하지 못하게 한다. 본 발명에 의해 개시된 방법에서는 에칭 정지층이 반드시 사용될 필요가 없음을 알아야 한다. 전형적으로, 에칭 정지층(140)에 대한 박막으로서 포토레지스트(150)가 도포되며, 이것은 통상적인 리소그래픽 공정에서 마스크(160)를 통해 차후에 노출된다. 전형적으로, 마스크(160)는 포토레지스트(150)에 형성될 콘택트 또는 비아 개구와 같은 개구를 규정하는 투명(clear) 및 불투명(opaque) 피처를 포함한다.
통상적인 노출 공정에서, 콘택트 홀(contact holes) 또는 비아 패턴은 포토레지스트를 마스크로서 사용한 후, 플라즈마 에칭을 행함으로써 형성된다. 그러나, 포토레지스트 마스크는 플라즈마 에칭동안 측면으로 침식되며, 그 결과로서 패턴 크기가 원래의 치수보다 커지게 된다. 결국, 작은 치수를 패터닝하는 것이 더욱 어렵게 된다. 또한, 깊은 서브 미크론 포토리소그래피에 사용되는 깊은 자외선(UV) 포토레지스트는 플라즈마 에칭에 대해 저항성이 작으며, 이에 따라 임계 치수의 손실이 더욱 커지게 된다.
하드마스크층(130) 재료는 포토레지스트(150) 재료보다 에칭과 같은 처리에 더욱 저항적이며, 윈도우(windows)를 에칭하기 위한 가이드(guide)로서 역할을 한다. 하드마스크(130)를 사용하면, 마스크(160)로 패터닝되는 피처의 치수를 보다 정확하게 제어할 수 있다. 하드마스크를 제어층(control layer)으로서 사용하면, 보다 짧은 파장을 사용하는 더욱 새롭고, 더욱 비싼 스테퍼 리소그래픽 장비에 소요되는 비용을 들이지 않으면서, 기존의 통상적인 스테퍼 리소그래픽 장비를 그대로 사용할 수 있다. 포토레지스트를 자외선과 같은 방사선(170)에 노출시켜 현상한 후, 도 2에 도시된 바와 같은 에칭 막 패턴을 갖는 반도체를 형성한다.
도 2를 참조하면, 도 1에 도시된 에칭된 박막 패턴을 갖는 반도체(100)가 도시되어 있다. 바람직한 실시예에서, 본 기술 분야에 잘 알려진 통상적인 공정을 이용하여, 포토레지스트(150)에 콘택트 개구 또는 비아 패턴을 형성한다. 본 기술 분야에 잘 알려진 통상적인 공정을 이용하여, 노출된 에칭 정지층(140) 및 하드마스크층(130)을 패터닝함으로써, 하드마스크층(130)을 통해 복수의 안내개구(210)를 형성하며, 이것은 복수의 콘택트 개구 또는 비아에 대응한다. 그 후, 통상적인 공정을 이용하여 잔여 포토레지스트(150)를 제거함으로써, 잔여 하드마스크층(130)을 노출시킨다.
도 3a 및 3b에 있어서, 도 3a는 도 1에 도시된 반도체(100)가 잔여 하드마스크 및 에칭 정지층(130, 140)상에 증착된 실리콘막(310)을 갖는 경우를 도시한 도면이다. 도 3b는 도 1에 도시된 반도체(100)가 실리콘막(310)으로부터 형성된 실리콘 스페이서(320)를 갖는 경우를 도시한 도면이다. 실리콘막(310)은 본 기술 분야에 잘 알려진 통상적인 공정을 이용하여 증착된다. 바람직한 실시예에서, 블랭킷(blanket) 및 부합적인(conformal) 비정질 실리콘막(310)은 잔여 에칭 정지층(140)의 상부 및 안내 개구(210)내에 증착된다. 그 후, 비정질 실리콘 재료를 비등방성(anisotropic)(방향성(directional)) 반응성 이온 에칭(reactive ion etch; RIE)하여, 안내 개구(210)의 하드마스크 패턴내에 비정질 실리콘 스페이서(320)를 형성한다. 그 결과, 안내 개구(210)가 비정질 실리콘 두께의 대략 두 배만큼 감소된다. 전형적으로, 비정질 실리콘 증착은 등방성이 아니기 때문에, 측벽(수직 표면)의 두께는 평탄한 표면, 즉, 수평면상에서 측정된 것으로서, 비정질 실리콘 두께의 대략 30% 내지 70%의 범위를 갖는다.
도 4를 참조하면, 도 1에 도시된 반도체(100)가 유전체(120)에 형성된 콘택트 개구(410)를 갖는 경우를 도시하고 있다. 통상적인 공정을 이용하여, 하드마스크층(130)의 안내 개구(210)를 통해 복수의 콘택트 개구(일반적으로, (410)으로서 도시됨)를 형성한다. 스페이서(320)는 콘택트 개구(410)의 크기를 제어하는데사용되며, 이에 따라 0.25μm 미만의 피처 크기, 예를 들면, 콘택트 개구 또는 비아를 규정하는데 통상적인 리소그래픽 기법을 이용할 수 있다. 콘택트 개구(410)를 형성한 후, 이하 기술된 방식으로, 콘택트 개구(410)의 내부와, 하드마스크층(130) 및 실리콘 스페이서(320)상에 장벽층을 증착한다.
도 5를 참조하면, 도 1에 도시된 반도체(100)가 장벽층(510) 및 전도성 재료(520)를 갖는 경우를 도시하고 있다. 바람직한 실시예에서, 장벽층(510)은 티타늄(Ti) 및 티타늄 질화물(TiN)로 이루어진다. 물리적 기상 증착(physical vapor deposition)과 같은 통상적인 공정을 이용하여 Ti 층을 먼저 증착한 후, 하드마스크(130), 실리콘 스페이서(320)의 상부 및 콘택트 개구(410)내에 장벽층(510)을 형성한다. Ti 층을 증착한 후, 본 기술 분야에 잘 알려진 통상적인 공정을 또한 이용하여, 제 1 Ti 층상에 TiN의 제 2 층을 증착한다.
장벽층(510)을 형성한 후, 통상적인 공정을 이용하여, 장벽층(510)상에 전도성 재료(520)를 증착한다. 바람직한 실시예에서, 전도성 재료는 텅스텐이다. 전도성 재료(520)는 콘택트 개구(410)를 "플러그(plug)"하여, 소스 및 드레인 영역(114a, 114b) 및 게이트(116)에서부터 금속 상호 접속층(도시되지 않음)까지 전도성 경로가 제공되도록 하는데 사용된다.
그 후, 금속 상호 접속층을 증착할 때, 콘택트 개구(410)내에 존재하지 않는 전도성 재료(520) 및 장벽층(510) 부분과 더불어 실리콘 스페이서(320), 하드마스크층(130)을 제거한다. 바람직한 실시예에서, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 사용한다. CMP 공정은 전도성 재료(520)를제거하는 것으로 시작된다. 전형적으로 텅스텐인 전도성 재료(520)를 연마하는데 사용되는 슬러리는 연마제 성분 및 산화제 성분으로 이루어진다. 바람직한 실시예에서, 알루미늄 산화물 및 페릭 질산염을 슬러리의 연마제 및 산화제로서 각각 사용한다. 다른 실시예에서, 수소 과산화물을 슬러리의 산화제로서 사용한다. CMP 공정에서, 물리적, 즉 기계적 연마와 화학적, 즉 에칭 공정의 조합에 의해 전도성 재료(520)를 제거한다. 슬러리 및 CMP의 패드(pad)(도시되지 않음)가 전도성 재료(520) 위에서 압력을 받을 때, 통상적으로 대략 6 내지 8 psi의 압력에서, 슬러리의 산화 성분이 전도성 재료(520)를 산화시켜 얇은 금속 산화물층을 형성한다. 그 후, 슬러리의 연마제 성분을 이용하여 금속 산화물을 용이하게 제거한다. 산화 공정 및 제거 공정은 하드마스크층(130)이 도달될 때까지 반복되며, 이 때 새로운 슬러리 성분이 사용된다. 새로운 슬러리가 필요한 이유는, 하드마스크 및 스페이서를 형성하는데 사용되는 실리콘이 페릭 질산염 또는 수소 과산화물에 산화되지 않기 때문이다. 새로운 슬러리는 실리카 및 베이스로 이루어진다. 바람직한 실시예에서, 슬러리는 대략 7 내지 11 범위의 pH를 가지며, 예를 들면, 베이스는 암모니아 또는 칼륨 수산화물일 수 있다. 새로운 슬러리를 이용하여, 하드마스크층(130) 및 실리콘 스페이서(320)가 제거될 때까지 CMP 공정을 계속 수행한다. CMP 공정의 마무리 단계에서, 금속 상호 접속층을 증착할 수 있다.
도 6을 참조하면, 도 1에 도시된 반도체(100)가 금속 상호 접속층(610) 및 반사 방지막(anti-reflective coating)(620)을 갖는 경우를 도시하고 있다. 물리적 기상 증착과 같은 본 기술 분야에 잘 알려진 통상적인 공정을 이용하여, 유전체층(120) 및 콘택트 개구(410)상에 통상적으로 알루미늄으로 이루어진 금속 상호 접속층(610)을 증착한다. 다음, 통상적인 공정을 또한 이용하여, 금속 상호 접속층(610)상에 반사 방지막(620)을 증착한다. 반사 방지막은 차후의 리소그래픽 공정 단계에서 포토레지스트 재료에 침투할 수도 있는 방사선을 대부분 흡수하는데 사용된다. 바람직한 실시예에서, 반사 방지막(620)에 사용되는 재료는 TiN이다.
전술한 내용을 참조하면, 본 발명은 반도체 유전체층에 콘택트 개구를 형성하는 방법을 제공함을 명백히 알 수 있을 것이다. 본 발명에 의해 개시된 방법에 의하면, 보다 민감한 포토레지스트 재료와, 보다 짧은 파장을 사용하는 새로운 스테퍼 리소그래피 장비를 구비하지 않고서도, 현재의 깊은 서브 미크론 기술에서 요구되는 보다 작은 콘택트 개구 및 비아를 생성할 수 있다. 전술한 내용은 본 발명의 바람직한 대안적 특징들을 다소 넓게 개략적으로 설명하였으므로, 당업자라면 본 명세서에서 기술된 본 발명의 상세한 기술 내용을 잘 이해할 수 있을 것이다. 더욱이, 당업자라면 개시된 개념 및 특정한 실시예를 본 발명의 동일한 목적을 수행하기 위한 다른 구조를 설계 또는 변경하기 위한 기초로서 쉽게 이용할 수 있음을 이해해야 할 것이다. 또한, 당업자라면 이러한 동등한 구성은 그 가장 넓은 형태에서 본 발명의 정신 및 범주를 벗어나지 않음을 알아야 할 것이다.
본 발명에 따른 개구 형성 방법에 의하면, 반도체 유전체층 및 산화물층에 개구를 형성하는 방법이 제공된다.
Claims (23)
- 반도체 장치의 트랜지스터상에 배치된 반도체 유전체층(dielectric layer)에 개구(opening)를 형성하는 방법에 있어서,상기 유전체층상에 비정질 실리콘 하드마스크층(hardmask layer)을 형성하는 단계―상기 비정질 실리콘 하드마스크층은 상기 유전체층의 에칭 속도(etch rate)보다 느린 에칭 속도를 가짐―와,상기 비정질 실리콘 하드마스크층을 통해 안내 개구(guide opening)를 형성하는 단계와,상기 안내 개구내에 비정질 실리콘 스페이서(spacer)를 형성하는 단계―상기 비정질 실리콘 스페이서는 상기 안내 개구의 내부 직경을 감소시킴―와,상기 안내 개구를 통해 상기 유전체층에 상기 개구를 형성하는 단계, 및상기 비정질 실리콘 하드마스크와 상기 비정질 실리콘 스페이서를 제거하는 단계를 포함하는 개구 형성 방법.
- 제 1 항에 있어서,상기 안내 개구를 형성하는 단계는 상기 하드마스크층상에 산화물 에칭 정지층(oxide etch stop layer)을 형성하는 단계를 포함하는 개구 형성 방법.
- 제 1 항에 있어서,상기 개구 및 안내 개구의 내부와, 상기 안내 개구 너머로 확장되는 적어도 일부의 상기 하드마스크층상에 전도성 재료(conductive material)를 증착하는 단계와,안내 개구 너머로 확장되는 상기 전도성 재료층과 적어도 일부의 상기 하드 마스크층을 제거하는 단계를 더 포함하는 개구 형성 방법.
- 제 3 항에 있어서,상기 전도성 재료를 증착하는 단계는,상기 개구내에 티타늄층(titanium layer)을 증착하는 단계와,상기 티타늄층상에 티타늄 질화물층(titanium nitride layer)을 증착하는 단계와,상기 티타늄 질화물층상에 텅스텐 금속(tungsten metal)을 증착하는 단계를 포함하는 개구 형성 방법.
- 제 3 항에 있어서,상기 제거 단계는 적어도 일부의 상기 하드마스크 및 상기 전도성 재료를 화학적 및 기계적으로 제거하는 단계를 포함하는 개구 형성 방법.
- 제 5 항에 있어서,상기 전도성 재료를 화학적 및 기계적으로 제거하는 단계는 연마제(abrasive) 및 산화제(oxidizer)를 포함하는 슬러리(slurry)로 상기 전도성 재료를 제거하는 단계를 포함하는 개구 형성 방법.
- 제 6 항에 있어서,상기 슬러리로 제거하는 단계는 알루미늄 산화물(aluminum oxide)(Al2O3)을 상기 연마제로서 사용하고, 페릭 질산염(ferric nitrate) 또는 수소 과산화물(hydrogen peroxide)을 상기 산화제로서 사용하는 것을 포함하는 개구 형성 방법.
- 제 5 항에 있어서,상기 하드마스크를 화학적 및 기계적으로 제거하는 단계는 실리카(silica)및 베이스(base)를 포함하는 슬러리로 상기 하드마스크를 제거하는 단계를 포함하는 개구 형성 방법.
- 제 8 항에 있어서,상기 베이스는 대략 7 내지 11 범위의 pH를 갖는 개구 형성 방법.
- 제 8 항에 있어서,상기 베이스는 암모니아(ammonia) 또는 칼륨 수산화물(potassium hydroxide)로 이루어진 그룹으로부터 선택되는 개구 형성 방법.
- 제 1 항에 있어서,상기 개구를 형성하는 단계는 상기 개구를 0.25μm 이하의 폭으로 형성하는 단계를 포함하는 개구 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는 상기 하드마스크의 위 및 상기 안내 개구내에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 에칭하여 상기 스페이서를 형성하는 단계를 포함하는 개구 형성 방법.
- 반도체 산화물층에 개구를 형성하는 방법에 있어서,상기 산화물층상에 비정질 실리콘층을 형성하는 단계―상기 비정질 실리콘층은 상기 산화물층의 에칭 속도보다 느린 에칭 속도를 가짐―와,상기 비정질 실리콘층을 통해 안내 개구를 형성하는 단계와,상기 안내 개구내에 비정질 실리콘 스페이서를 형성하는 단계―상기 비정질 실리콘 스페이서는 상기 안내 개구의 내부 직경을 감소시킴―와,상기 안내 개구를 통해 상기 산화물층에 상기 개구를 형성하는 단계와,상기 개구 및 안내 개구의 내부와, 상기 안내 개구 너머로 확장되는 적어도 일부의 상기 비정질 실리콘층상에 금속층을 증착하는 단계와,상기 안내 개구 너머로 확장되는 상기 비정질 실리콘층 및 상기 금속층의 적어도 일부를 제거하는 단계를 포함하는 개구 형성 방법.
- 제 13 항에 있어서,상기 안내 개구를 형성하는 단계는 상기 비정질 실리콘층상에 실리콘 이산화물 에칭 정지층(silicon dioxide etch stop layer)을 형성하는 단계를 포함하는 개구 형성 방법.
- 제 13 항에 있어서,상기 금속층을 증착하는 단계는,상기 개구내에 티타늄층을 증착하는 단계와,상기 티타늄층상에 티타늄 질화물층을 증착하는 단계와,상기 티타늄 질화물층상에 텅스텐 금속을 증착하는 단계를 포함하는 개구 형성 방법.
- 제 13 항에 있어서,상기 제거 단계는 적어도 일부의 상기 비정질 실리콘층 및 상기 금속층을 화학적 및 기계적으로 제거하는 단계를 포함하는 개구 형성 방법.
- 제 16 항에 있어서,상기 적어도 일부의 금속층을 화학적 및 기계적으로 제거하는 단계는 연마제 및 산화제를 포함하는 슬러리로 상기 금속층의 적어도 일부를 제거하는 단계를 포함하는 개구 형성 방법.
- 제 17 항에 있어서,상기 슬러리로 제거하는 단계는 알루미늄 산화물(Al2O3)을 상기 연마제로서 사용하고, 페릭 질산염 또는 수소 과산화물을 상기 산화제로서 사용하는 것을 포함하는 개구 형성 방법.
- 제 17 항에 있어서,적어도 일부의 상기 비정질 실리콘층을 화학적 및 기계적으로 제거하는 단계는 실리카 및 베이스를 포함하는 슬러리로 적어도 일부의 상기 비정질 실리콘층을 제거하는 단계를 포함하는 개구 형성 방법.
- 제 19 항에 있어서,상기 베이스는 대략 7 내지 11 범위의 pH를 갖는 개구 형성 방법.
- 제 19 항에 있어서,상기 베이스는 암모니아 또는 칼륨 수산화물로 이루어진 그룹으로부터 선택되는 개구 형성 방법.
- 제 13 항에 있어서,상기 개구를 형성하는 단계는 상기 개구를 0.25μm 이하의 폭으로 형성하는 단계를 포함하는 개구 형성 방법.
- 제 13 항에 있어서,상기 비정질 실리콘 스페이서를 형성하는 단계는 상기 비정질 실리콘의 상부 및 상기 안내 개구내에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 에칭하여 상기 비정질 실리콘 스페이서를 형성하는 단계를 포함하는 개구 형성 방법.
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