KR100655536B1 - 최소 선폭 손실 및 레지스트 손실을 감소시키기 위한실릴화 방법 - Google Patents

최소 선폭 손실 및 레지스트 손실을 감소시키기 위한실릴화 방법 Download PDF

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Abstract

에칭 동안에 최소 선폭 손실 및 레지스트 손실 차원을 감소시키는 방법은, 그 위에 반사방지층(14)이 형성되어 있는 유전층(12)을 제공하는 단계, 및 반사방지층 상에 레지스트층(16)을 패턴화시키는 단계를 포함한다. 레지스트층은 실리콘을 포함하는 제에 노출되며, 상기 제는 레지스트와 반응하여 레지스트층의 노출된 표면 상에 실릴화 영역(18)을 형성한다. 반사방지층은, 에치 마스크로서 반사방지층 및 레지스트층보다 에칭에 대한 저항성이 더 큰 실릴화 영역을 사용하므로써 에칭된다.

Description

최소 선폭 손실 및 레지스트 손실을 감소시키기 위한 실릴화 방법 {SILYLATION METHOD FOR REDUCING CRITICAL DIMENSION LOSS AND RESIST LOSS}
본 발명은 반도체 제조에 관한 것이며, 보다 구체적으로 레지스트 손실(resist loss)을 감소시키고, 보다 신뢰성있게 최소 선폭(CD: critical dimension) 구조를 제공하는 반도체 장치의 실릴화 방법에 관한 것이다.
반도체 제조에서의 기술적 개선에 따라, 광학 리소그래피(lithography) 공정의 생산성 및 효율을 증가시키기 위해 장치 수축 기본 규칙이 강력하게 요구되고 있다. 반도체 제조 공정에서, 반사 방지 코팅(ARC: anti-reflection coating)은 레지스트층이 형성되기 전에 형성된다. 리소그래피 공정을 시작하기 위해 레지스트를 박화시키는 것이 종래 공정들의 경향이었다. 또한, 두꺼운 ARC가 사용되어 기판 변경을 억제한다. 그러나, ARC 개방(open) 공정 동안에 최소 선폭 및 레지스트 두께 손실은 보다 얇은 레지스트와 보다 두꺼운 ARC가 사용되는 경우에 더욱더 두드러진다.
ARC 개방 공정에서 고산소(high oxygen) 또는 일산화탄소 흐름의 사용은 다량의 레지스트를 소비시키고, 산소로 인한 측면 에칭은 최소 선폭 손실을 유발시킬 것이다. 이는 일반적으로 약 1:1의 레지스트 대 ARC 선택도를 포함하는 공정에서 특히 두드러진다. 이것은 개방된 100nm의 ARC에 대해 100nm의 레지스트가 소비됨을 의미한다. 예를 들어, 듀얼 다마신(Dual Damascene; DD) 공정에서, 트렌치 에칭(최초로)에서 "펜스(fences)"를 최소화하기 위한 고산소 흐름의 사용은 60nm 에치 바이아스(etch bias)(에치 바이아스 = 후에치 최소 선폭 - 전에치 최소 선폭)와 같이 크게 도입될 수 있다. (펜스는 듀얼 다마신 구조에 대해 바이아(via)가 먼저 에칭되고 트렌치가 나중에 에칭되는 경우에 트렌치를 에칭한 후 상부 트렌치로 돌출되는 구조이다). 그러므로, 리소그래퍼(lithographer)는 리소그래피 공정 윈도우를 현저하게 감소시키는 이러한 문제점을 해결하기 위해 라인/공간 패턴이 노출부족되도록 해야 한다. 또한, ARC 개방 공정에서 산소 및/또는 일산화탄소를 함유하는 에칭 화합물은 보통 레지스트의 스캘로핑(scalloping) 및/또는 레지스트 패턴 전사 불규칙도를 증가시킨다. 이는 리소그래피 공정 윈도우를 또한 저급화시킨다.
그러므로, ARC 개방 공정 동안에 레지스트 및 최소 선폭을 보호하는 방법이 필요한 실정이다. 상기 레지스트층 아래에 보다 두꺼운 ARC층을 갖는 비교적 얇은 레지스트를 사용할 수 있게 하는 방법 또한 필요한 실정이다.
발명의 요약
에칭 동안에 최소 선폭 손실 및 레지스트 손실을 감소시키는 방법은, 그 위에 반사방지층이 형성되어 있는 유전층을 제공하는 단계 및 반사방지층 위의 레지스트층을 패턴화시키는 단계를 포함한다. 레지스트층은 실리콘을 포함하는 제(agent)에 노출되며, 상기 제는 레지스트와 반응하여 레지스트층의 노출된 표면 위에 실릴화 영역을 형성한다. 반사방지층은 에치 마스크(etch mask)로서 실릴화 영역을 사용하므로써 에칭되며, 이때 실릴화 영역은 반사방지층 및 레지스트층보다 에칭에 대해 더 큰 저항성을 갖는다.
에칭 동안에 최소 선폭을 유지시키고 레지스트 물질에 대해 에치 저항성을 제공하는 또 다른 방법은, 그 위에 반사방지층이 형성되어 있는 유전층을 제공하는 단계, 및 반사방지층 상에 레지스트를 형성하는 단계를 포함한다. 레지스트는 포토리소그래피(photolithography)를 사용하므로써 패턴화되고, 레지스트는 무수 실리콘 함유 제를 사용하므로써 실릴화되어 레지스트 표면 상에 실릴화 영역을 형성한다. 반사방지층은, 에치 마스크로서 스캘로핑으로부터 레지스트층을 보호하는 실릴화 영역을 사용하므로써 유전층을 통해 에칭된다.
듀얼 다마신 구조를 형성시키는 방법은 그 위에 반사방지층이 형성되어 있는 유전층을 제공하는 단계, 제 1 레지스트층을 반사방지층 상에서 패턴화시키는 단계, 및 제 1 레지스트층과 반응하여 제 1 레지스트층의 노출된 표면상에 실릴화 영역을 형성시키기 위한 실리콘을 함유하는 제에 제 1 레지스트층을 노출시키는 단계를 포함한다. 반사방지층은, 에치 마스크로서 반사방지층 및 제 1 레지스트층보다 에칭에 대해 더 큰 저항성을 갖는 실릴화 영역을 사용하므로써 에칭되고, 바이아가 유전층에 형성된다. 제 1 레지스트층이 제거되고, 제 2 레지스트층이 반사방지층 상에서 패턴화된다. 제 2 레지스트층은 실리콘을 포함하는 제에 노출된다. 상기 제는 제 2 레지스트층과 반응하여 제 2 레지스트층의 노출된 표면 상에 실릴화 영역을 형성시킨다. 반사방지층은, 에치 마스크로서 반사방지층 및 제 2 레지스트층보다 에칭에 대해 더 큰 저항성을 갖는 실릴화 영역을 사용하므로써 에칭된다. 이후, 도체 트렌치가 유전층내에 형성되어 듀얼 다마신 구조를 형성한다.
다른 방법에서, 레지스트층을 실리콘을 포함할 수 있는 제에 노출시키는 단계는, 레지스트층을 헥사메틸 디실라잔에 노출시키는 단계를 포함한다. 헥사메틸 디실라잔은 바람직하게는 무수 화학제로서 도입된다. 이 방법은 추가로 노출 단계 동안에 약 50 내지 약 150℃의 온도를 유지시키는 단계를 추가로 포함할 수 있다. 이 방법은 또한 노출 단계 동안에 약 1 토르 내지 약 200 토르의 압력을 유지시키는 단계를 포함할 수 있다.
레지스트층은 바람직하게는 OH 제를 포함하는 극자외선 감광성 레지스트를 포함할 수 있다. 반사방지층 상에 레지스트층을 패턴화시키는 단계는 반사방지층의 깊이보다 낮은 깊이를 갖는 레지스트층을 형성시키는 단계를 포함할 수 있다.
본 발명의 상기 목적 및 그 밖의 목적, 특징 및 이점은 첨부되는 도면과 관련하여 숙지되는 경우에 하기 예시되는 구체예의 상세한 설명으로부터 명백하게 될 것이다.
본 발명의 상세한 설명은 하기 도면을 참조로 바람직한 구체예를 상세히 설명하여 제시될 것이다.
도 1은 본 발명에 따른 반사방지 코팅을 갖는 유전층 및 그 위에 증착된 레지스트층을 보여주는 반도체 소자의 단면도이다.
도 2는 본 발명에 따른 패턴화된 레지스트층을 보여주는 도 1의 반도체 소자의 단면도이다.
도 3은 본 발명에 따른 실릴화된 레지스트층을 보여주는 도 2의 반도체 소자의 단면도이다.
도 4는 본 발명에 따른 개방된 반사방지층을 보여주는 도 3의 반도체 소자의 단면도이다.
도 5는 본 발명에 따른 에칭된 유전층을 보여주는 도 4의 반도체 소자의 단면도이다.
도 6은 본 발명에 따른 도 5의 레지스트층을 제거한 후 패턴화되고 실릴화된 추가의 레지스트층을 보여주는 도 5의 반도체 소자의 단면도이다.
도 7은 본 발명에 따른 추가로 개방된 반사방지층을 보여주는 도 1의 반도체 소자의 단면도이다.
도 8은 본 발명에 따른 도체 라인 트렌치 및 바이아를 형성하기 위해 에칭된 유전층을 보여주는 도 7의 반도체 소자의 단면도이다.
도 9는 본 발명에 따른 도체 물질로 충전된 도체 라인 트렌치 및 바이아를 보여주는 도 8의 반도체 소자의 단면도이다.
본 발명은 반도체 제조에 관한 것이며, 보다 구체적으로 레지스트 손실을 감소시키고 보다 신뢰성있게 최소 선폭(CD) 구조를 제공하는 반도체 소자의 실릴화 방법에 관한 것이다. 본 발명은 반사방지 코팅(ARC)층을 개방시키기 전에 레지스트 물질의 에칭 저항성을 형성시키기 위해 레지스트를 패턴화시킨 후의 실릴화 공정을 포함한다. 본 발명은 ARC층을 개방시키고 하부층을 에칭하는 레지스트 물질이 충분한 에치 저항성을 갖게 한다. 본 발명을 하기에서 보다 상세히 기술할 것이다. 본 발명에서 논의는 예시적으로 편의상 듀얼 다마신 구조를 포함할 것이다. 그러나, 본 발명은 보다 광범위하며, 레지스트 및 반사방지 코팅을 사용하는 모든 구조에 적용될 수 있다.
하기 도면에 대한 구체적인 설명에서 동일 인용 부호는 몇몇 도면을 통해 유사하거나 동일한 요소를 나타낸다. 먼저 도 1에는 소자(10)로서 언급되는 반도체 소자가 도시되어 있다. 소자(10)는 메모리 소자, 프로세서, 칩 또는 그 밖의 다른 집적 회로 소자를 포함할 수 있다. 소자(10)는 도면들에 도시된 층 위와 아래에 반도체 성분을 포함할 수 있는 부분적으로 제조된 소자로서 도시되어 있다. 예시적으로, 본 발명에 따르면, 유전층(12)이 포함된다. 유전층(12)은 산화물, 질화물, 유리 또는 그 밖의 적합한 유전물질을 포함할 수 있다. 반사방지 코팅(ARC)층(14)이 유전층(12) 상에 형성된다. 브레워 사이언스, 인코포레이티드(Brewer Science, Inc.)로부터 구입할 수 있는 DUV 30과 같은 평면화 유기물질이 바람직하다. ARC의 다른 유형으로는 본원에 참고 문헌으로 인용되는 미국 특허 제 4,368,989호, 제 5,401,614호, 제 5,539,249호 및 제 5,607,824호에 기술된 바와 같은 유형이 사용될 수 있다. ARC층(14)은 바람직하게는 그 위에 입사되는 광의 광 반사를 감소시키는 유기물질을 포함한다. 레지스트층(16)은 ARC층(14) 위에 형성된다. 레지스트층은 바람직하게는 극자외선(DUV) 감광성 물질이다. 레지스트층(16)은 폴리-히드로스테렌 타입 DVU 레지스트, 예를 들어, 본원에 참고 문헌으로 인용되는 미국 특허 제 5,492,793호 및 제 5,876,900호의 에스캡(ESCAP) 및 아세탈 레지스트를 포함할 수 있다. 다른 유형의 레지스트로는 예를 들어 본원에 참고문헌으로 인용되는 미국 특허 제 5,580,694호에 기재된 바와 같은 193 레지스트 또는 미국 특허 제 5,362,599호에 기재된 바와 같은 노볼락(novalak) 레지스트가 고려된다. 레지스트층(16)이 OH 활성기를 갖는 레지스트를 포함하는 것이 바람직하다. 본 발명에 따르면, 레지스트층(16)은 ARC층(14)보다 얇을 수 있지만, ARC층(14)보다 두꺼운 것이 바람직하다. 레지스트층(16)은 보다 두꺼운 경우에 스캘로핑을 적게 받게 될 것이다.
도 2를 참조하면, 레지스트층(16)은 포토리소그래피 기술을 사용하므로써 패턴화된다. 레지스트층(16)을 광(또는 전자선과 같은 그 밖의 조사선)에 노출시키고, 일부 레지스트층이 개방되도록 현상시켜 ARC층(14)을 노출시킨다. ARC층(14)으로 입사되는 광은 대부분 흡수된다.
도 3을 참조하면, 레지스트층(16)은 레지스트층을 Si 함유 제에 노출시키므로써 실릴화 영역(18)이 형성되도록 실릴화된다. 바람직한 구체예에서, Si 함유 제에는 헥사메틸 디실라잔(HMDS), 헥사메틸 시클로트리실라잔, 트리메틸실릴 에틸 이소시아네이트 및/또는 디메틸실릴디메틸아민이 포함된다. Si 함유 제는 바람직하게는 건식 실릴화법에서는 기체로서 공급될 수 있다. 건식 실릴화법은 약 50 내지 약 150℃의 온도 및 약 1 내지 약 200토르의 압력에서 HMDS를 공급하는 단계를 포함할 수 있다. 요망되는 실릴화 정도에 따라 다른 온도 및 압력이 사용될 수 있다. 예를 들어, 약 30nm의 깊이로 레지스트층(16)을 실릴화시키고자 하는 경우에는, HMDS 노출 시간은 약 90℃ 및 약 50토르에서 약 10초간일 것이다. 다른 구체예에서, 실릴화는 습식 화학제 방법 또는 건식 화학제 방법 중 어느 하나를 사용하므로써 제공될 수 있다. 사용될 수 있는 습식 실릴화법중 하나는 본원에서 참고 문헌으로 인용되는 부크만(Buchmann) 등의 미국 특허 제 4,803,181호에 기술되어 있다. 그러나, 건식 화학제가 바람직하다. 건식 화학제는 보다 균일하고 조절된 실릴화 방법을 제공한다. 바람직한 구체예에서, 실릴화 영역(18)은 약 1nm 내지 약 100nm의 깊이를 포함한다. 다른 깊이가 사용될 수 있음은 물론이다.
도 4를 참조하면, 레지스트층(16), 및 보다 구체적으로는 실릴화 영역(18)이 ARC층(14)을 개방시키기 위한 에치 마스크로서 사용되어 유전층(12)을 노출시킨다. ARC층(14)의 에칭은 바람직하게는 이방성 에치 방법을 사용하므로써 수행된다. 예를 들어, 산소 이온을 사용하는 반응성 이온 에치법이 사용된다. ARC 개방 공정의 산화 분위기에서 SiOx 화학종을 포함하는 실릴화 영역(18)을 사용하므로써, ARC 개방 동안에 레지스트 소모는 유기 ARC에 대한 산화물의 높은 선택도로 인해 ARC층(14) 상부에 실릴화 영역(18)을 사용하므로써 최소화될 것이다. ARC층(14)에 대한 실릴화 영역(18)의 선택도는 약 1:2 내지 약 1:10일 것이다. 보다 높은 선택도가 달성될 수 있음은 물론이다.
도 5를 참조하면, 실릴화 영역(18)의 경우에 개방된 ARC층(14)과 관련된 스캘로핑이 감소된다. 예를 들어, 본 발명자들에 의한 본 발명의 시험에서는 Si 함유 레지스트(실릴화 영역(18))가 스캘로핑에 대해 다른 메카니즘을 나타내었음을 지적하였다. 스캘로핑은 레지스트 표면의 표면기복 또는 불평활을 포함할 수 있다. 실릴화 영역(18)의 레지스트 표면은 유리하게는 스캘로핑에 대한 표면 저항성을 제공한다. 이는 레지스트층(16)의 레지스트 패턴에 의해 제공된 에칭된 구조에 대한 선폭 유지 능력을 개선시킨다. 유전층(12)은 유전층내로 에칭되어 홀 또는 트렌치(24)를 형성한다. 용도에 따라, 에칭은 하부층(22) 아래로 계속될 수 있다. 층(22)은 금속 라인(metal line), 컨택트, 반도체 기판 또는 또 다른 유전층을 포함할 수 있다. ARC층(14), 유전층(12) 및 하부층(22)에 사용된 물질에 따라, 실릴화 영역(18)이 심지어 층(22)내로 에칭시키는데도 사용될 수 있다.
도 6을 참조하면, 본 발명은 듀얼 다마신법에 사용될 수 있다. 레지스트층(16) 및 ARC층(14)은 유전층(12)으로부터 제거된다. 홀(24)에 충전되는 ARC층(27)이 형성된다. 레지스트층(26)은 ARC층(27) 상에 형성되며, 노출되고 현상되어 레지스트를 패턴화한다. 레지스트층(26)에는, 예를 들어, 이후 단계에서 도체 라인을 위한 트렌치의 형성을 지지하는 보다 광범위한 면적이 제공된다. 상기 기재된 바와 같이, 실릴화 영역(28)은 레지스트층(26)에 형성된다.
도 7을 참조하면, ARC층(27)이 개방되어, 보다 큰 개방부가 형성되며 보다 큰 부분의 유전층(12)이 노출되도록 한다. ARC층(27)은 바람직하게는 개방되고, ARC 물질은 바람직하게는 상기 기재된 바와 같이 또는 다른 이방성 에치 방법에 따라 반응성 이온 에치 방법을 사용하여 제거된다. 실릴화 영역(28)은 이러한 에칭에 대한 에치 마스크로서 작용한다.
도 8을 참조하면, 유전층(12)은 에치 마스크로서 실릴화 영역(28)을 사용하므로써 에칭된다. 도체 라인 개구부(30)가 유전층(12)에 형성되고, 바이아(32)가 층(22) 아래로 형성된다. 개구부(30) 및 바이아(32)는 반응성 이온 에치 방법을 사용하므로써 에칭된다. 다른 구체예에서, 바이아(32)는 개구(또는 트렌치)가 형성된 후에 형성될 수 있다. 도 9에 도시된 바와 같이, 도체 물질(34)은 바이아(32) 및 트렌치(30)에 침착되어 도체 라인 및 컨택트를 동시에 형성시킨다. 처리는 당해 공지된 바와 같이 계속된다. 듀얼 다마신 구조가 많은 방법으로 다수의 처리 변경으로 형성될 수 있는 것으로 이해해야 한다. 처리 단계의 설명은 본 발명의 수행 실시예를 입증하기 위해 예시적인 것이다.
본 발명에 따르면, 측벽(20) 위의 레지스트층(16)(또는 26)의 실릴화는 에치 바이아스 효과를 감소시키는 능력을 제공한다. 따라서, 최소 선폭(CD)은 리소그래퍼에 의해 이러한 방식으로 바이아스될 수 있어서, 레지스트 패턴을 극히 노출부족하게 하는 것 대신에, 의도적으로 패턴을 과노출시킬 수 있다. 이는 공정 윈도우를 넓게 한다. 예를 들어, 최소 선폭을 갖는 유전층에 트렌치를 형성시켜야 하는 경우, 종래 방법에서는 유전층을 노출부족하게 패턴화시키는데 사용되는 레지스트가 필요하였다(레지스트층을 개방하는(넓게 하는) 에치 바이아싱 뿐만 아니라 유전층 에칭을 나타내는 레지스트에서의 보다 작은 개구). 본 발명을 사용하므로써, 실릴화가 에치 바이아스를 감소시키는데 사용되어 에칭 동안에 레지스트층이 넓혀지는 것을 방지한다. 따라서, 이러한 레지스트 패턴은 과노출될 수 있고, 유전층내 목표하는 최소 선폭(CD)이 달성될 수 있다. 추가로, CD를 수축시키는 측벽(20)의 실릴화가 개선된 에치 바이아스로 인한 라인 쇼트(line shorts)에서의 감소를 허용한다. 이는 종래의 에치 방법에서는 ARC층의 평면화가 사전 리소그래피 표면을 평탄화시키지 않아 CD 편차를 추가로 감소시키기 때문에 유리한 것이다.
최소 선폭 및 레지스트 손실을 감소시키기 위한 실릴화 방법에 대한 바람직한 구체예를 기술하였지만(이는 예시적인 것이지 제한하려는 것은 아니다), 상기 설명의 견지에서 당업자들에 의해 변경 및 변화가 이루어질 수 있음이 주지되어야 한다. 따라서, 첨부되는 청구의 범위에 개요된 바와 같은 본 발명의 범주 및 사상내에 있는 기술된 본 발명의 특정 구체예에서는 변화가 이루어질 수 있는 것으로 이해해야 한다. 따라서, 특허법에 요구되는 상세한 설명 및 구체적인 사항으로 본 발명을 기술한 것이므로, 특허증에 의해 보호받고자 청구되는 것은 첨부되는 청구의 범위에서 언급된다.

Claims (20)

  1. 에칭 동안에 유전층내 선폭(dimensions)을 유지시키기 위한 방법으로서,
    그 위에 반사방지층이 형성되어 있는 유전층을 제공하는 단계;
    반사방지층 상에 레지스트층을 패턴화시키는 단계;
    레지스트층을, 레지스트와 반응하여 레지스트층의 노출된 표면 상에 실릴화 영역을 형성시키는, 실리콘을 포함하는 제(agent)에 노출시키는 단계; 및
    에치 마스크(etch mask)로서 반사방지층 및 레지스트층보다 에칭에 대해 저항성이 더 큰 실릴화 영역을 사용하므로써 반사방지층을 에칭시키는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 레지스트층을 실리콘을 함유하는 제에 노출시키는 단계가 레지스트층을 헥사메틸 디실라잔에 노출시키는 단계를 포함하는 방법.
  3. 제 2 항에 있어서, 헥사메틸 디실라잔이 건식 화학제로서 도입되는 방법.
  4. 제 2 항에 있어서, 노출 단계 동안 온도를 약 50℃ 내지 약 150℃로 유지시키는 단계를 추가로 포함하는 방법.
  5. 제 2 항에 있어서, 노출 단계 동안 압력을 약 1토르 내지 약 200토르로 유지시키는 단계를 추가로 포함하는 방법.
  6. 제 1 항에 있어서, 레지스트층이 극자외선 감광성 레지스트를 포함하고, 레지스트층이 OH 제를 포함하는 방법.
  7. 제 1 항에 있어서, 반사방지층 상에 레지스트층을 패턴화시키는 단계가 반사방지층의 깊이보다 낮은 깊이를 갖는 레지스트층을 형성시키는 단계를 포함하는 방법.
  8. 에칭 동안에 최소 선폭을 유지시키고, 레지스트 물질에 에치 저항성을 제공하는 방법으로서,
    그 위에 반사방지층이 형성되어 있는 유전층을 제공하는 단계;
    반사방지층 상에 레지스트를 형성시키는 단계;
    포토리소그래피(photolithography)를 사용하므로써 레지스트를 패턴화시키는 단계;
    건식 화학제용 실리콘 함유 제를 사용하므로써 레지스트를 실릴화시켜 레지스트 표면 상에 실릴화 영역을 형성시키는 단계; 및
    에치 마스크로서 레지스트층을 스캘로핑(scalloping)으로부터 보호하는 실릴화 영역을 사용하므로써 반사방지층을 통해 유전층내로 에칭시키는 단계를 포함하는 방법.
  9. 제 8 항에 있어서, 레지스트를 실릴화시키는 단계가 레지스트를 헥사메틸 디실라잔에 노출시키는 단계를 포함하는 방법.
  10. 제 9 항에 있어서, 노출 단계 동안 온도를 약 50℃ 내지 약 150℃로 유지시키는 단계를 추가로 포함하는 방법.
  11. 제 9 항에 있어서, 노출 단계 동안 압력을 약 1토르 내지 약 200토르로 유지시키는 단계를 추가로 포함하는 방법.
  12. 제 8 항에 있어서, 레지스트가 극자외선 감광성 레지스트를 포함하고, 레지스트가 OH 제를 포함하는 방법.
  13. 제 8 항에 있어서, 레지스트층을 패턴화시키는 단계가 반사방지층의 깊이보다 낮은 깊이를 갖는 레지스트층을 형성시키는 단계를 포함하는 방법.
  14. 듀얼 다마신(dual damascene) 구조를 형성시키는 방법으로서,
    그 위에 반사방지층이 형성되어 있는 유전층을 제공하는 단계;
    반사방지층 상에 제 1 레지스트층을 패턴화시키는 단계;
    제 1 레지스트층을, 제 1 레지스트층과 반응하여 제 1 레지스트층의 노출된 표면상에 실릴화 영역을 형성시키는, 실리콘을 포함하는 제에 노출시키는 단계;
    에치 마스크로서 반사방지층 및 제 1 레지스트층보다 에칭에 대해 저항성이 더 큰 실릴화 영역을 사용하므로써 반사방지층을 에칭시키는 단계;
    유전층에 바이아(via)를 형성시키는 단계;
    제 1 레지스트층을 제거하는 단계;
    반사방지층 상에 제 2 레지스트층을 패턴화시키는 단계;
    제 2 레지스트층을, 제 2 레지스트층과 반응하여 제 2 레지스트층의 노출된 표면상에 실릴화 영역을 형성시키는, 실리콘을 포함하는 제에 노출시키는 단계;
    에치 마스크로서 반사방지층 및 제 2 레지스트층보다 에칭에 대해 저항성이 더 큰 실릴화 영역을 사용하므로써 반사방지층을 에칭시키는 단계; 및
    유전층에 도체 트렌치(trench)를 형성시켜 듀얼 다마신 구조를 형성시키는 단계를 포함하는 방법.
  15. 제 14 항에 있어서, 실리콘을 함유하는 제(agent)가 헥사메틸 디실라잔을 포함하는 방법.
  16. 제 15 항에 있어서, 헥사메틸 디실라잔이 건식 화학제로서 도입되는 방법.
  17. 제 16 항에 있어서, 제 1 및 제 2 레지스트층의 노출 단계 동안 온도를 약 50℃ 내지 약 150℃로 유지시키는 단계를 추가로 포함하는 방법.
  18. 제 16 항에 있어서, 제 1 및 제 2 레지스트층의 노출 단계 동안 압력을 약 1토르 내지 약 200토르로 유지시키는 단계를 추가로 포함하는 방법.
  19. 제 14 항에 있어서, 레지스트층이 극자외선 감광성 레지스트를 포함하고, 레지스트층이 OH 제를 포함하는 방법.
  20. 제 14 항에 있어서, 제 1 및 제 2 레지스트층이 반사방지층의 깊이보다 낮은 깊이를 포함하는 방법.
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