KR100315594B1 - 반도체 장치 - Google Patents

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KR100315594B1
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Abstract

본 발명은 고주파 영역에서의 동작의 안정화를 도모할 수 있는 반도체 장치를 제공하는 것이다.
기판(12)을 기판(12)과 반도체 영역(23) 사이의 접합 용량(25), 콘덴서(28)를 통해서 고주파적으로 접지하였다. 이는 분리 영역(14)의 반도체 영역(23)을 고주파적으로 접지하는 것과 등가이다. 이에 따라 분리 영역의 전위는 고주파 영역에서 안정되고, 섬 영역(15)의 소자 분리 능력이 더욱 향상하기 때문에, 섬 영역(15)에 형성한 회로(16)의 고주파 영역에서의 간섭을 저감한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 고주파 영역에서 동작하는 회로(소자)를 탑재한 반도체 장치의 소자 분리에 관한 것이다.
근년의 반도체 장치는 고집적화, 다기능화, 저코스트화, 소형화 등이 요구되며, 1 칩에 여러 가지 회로를 구성하고 있다. 그 때문에 구성된 회로(소자) 끼리의 영향이 문제가 되므로, 그 영향을 저감하기 위해서 소자간 분리·아이소레이션 기술의 향상이 요구되고 있다.
종래의 반도체 장치에는 복수의 소자가 탑재되어 있다. 각 소자에는 소자간 분리 영역(아이소레이션 영역)에 의해 서로 다른 소자와 전기적으로 분리되어 있다. 소자간을 분리하기 위해 소자간 분리 영역이 형성되어 있다.
그 소자 분리의 방법에는, 분리 영역을 직접(오믹) 접지하여 분리 영역의 전위를 안정시키는 것이 있다. 또 다른 방법으로는 소자간에 절연체를 개재시켜서 각 소자를 전기적으로 분리하는 것 등이 있다.
그러나, 종래의 소자간 분리 방법은 고주파적인 고려가 되어 있지 않아서, 고주파 영역의 신호를 취급하는 회로(또는 소자)간의 소자간 분리·아이소레이션이 부족하였었다. 이에 따라 각 회로(소자)의 고주파 신호가 서로 간섭하여, 반도체 장치의 동작이 불안정하게 되는 문제가 있었다.
본 발명은 상기 문제를 해결하기 위해 이루어진 것으로서, 그 목적은 고주파 영역에서의 동작의 안정화를 도모할 수 있는 반도체 장치를 제공하는 것에 있다.
도 1은 제1 실시예의 반도체 장치의 개략 평면도.
도 2는 제1 실시예의 반도체 장치의 일부 단면도.
도 3a는 콘덴서의 평면도, 도 3b는 콘덴서의 단면도.
도 4는 다른 콘덴서의 개략 평면도.
도 5는 주파수에 대한 아이소레이션치를 나타낸 특성도.
도 6은 주파수에 대한 아이소레이션치를 나타낸 특성도.
도 7은 다른 반도체 장치의 일부 단면도.
도 8은 다른 반도체 장치의 일부 단면도.
도 9는 다른 반도체 장치의 일부 단면도.
도 10은 다른 반도체 장치의 일부 단면도.
도 11은 다른 반도체 장치의 일부 단면도.
도 12는 다른 반도체 장치의 일부 단면도.
[부호의 설명]
12 도전 영역이 되는 p형 실리콘 기판
13 n형 에피택시얼층
14 아이소레이션 영역이 되는 분리 영역
15 섬 영역
16 회로(소자)
21 제1 아이소레이션
22 제2 아이소레이션
23 도전 영역이 되는 반도체 영역
25 접지를 위한 용량이 되는 접합 용량
28 접지를 위한 용량이 되는 콘덴서
상기 목적을 달성하기 위해, 청구항 1에 기재된 발명은 접지에 접속된 소정의 도전형을 가지는 기판과, 상기 기판상에 배치되고, 복수의 섬 영역과 상기 섬 영역들을 서로 전기적으로 분리하도록 상기 각 섬 영역을 둘러싸는 복수의 아이소레이션 영역을 포함하며, 상기 각 섬 영역이 소정의 기능을 제공하는 회로를 구비하는 반도체층과, 상기 기판 또는 반도체층중의 어느 하나에 접속된 제 1단자와 상기 접지에 접속된 제 2단자를 가지는 제 1용량을 구비한다.
청구항 2에 기재된 발명에서 상기 각 아이소레이션 영역은 상기 기판과 반대의 도전형을 가지는 도전 영역을 포함하는 것에 의해, 상기 기판과 도전영역사이에 기생용량이 형성된다.
청구항 3에 기재된 발명에서 상기 아이소레이션 영역은 상기 각 섬 영역을 둘러싸는 절연 영역을 포함한다.
청구항 4에 기재된 발명에서 상기 절연 영역은 유전체를 구비한다.
청구항 5에 기재된 발명에서 상기 섬 영역은 상기 기판과 반대의 도전형을 가지며, 상기 아이소레이션 영역은 상기 섬 영역과 반대의 도전형을 가지며 상기 절연 영역을 둘러싸는 반도체 아이소레이션 영역을 포함한다.
청구항 6에 기재된 발명에서 상기 제 1용량의 제 1단자는 상기 반도체 아이소레이션 영역에 접속되어 있다.
청구항 7에 기재된 발명에서 상기 제 1용량의 제 1단자는 상기 섬 영역에 접속되어 있다.
청구항 8에 기재된 발명은 상기 도전 영역에 전압을 인가하는 소스를 더욱 구비한다.
청구항 9에 기재된 발명에서 상기 소스는 상기 반도체층에 접속된 정의 단자와 상기 접지에 접속된 부의 단자를 포함한다.
청구항 10에 기재된 발명에서 상기 제 1용량의 제 1단자는 상기 도전 영역에 접속되어 있다.
청구항 11에 기재된 발명에서 상기 기생용량은 상기 기판과 반도체층간의 접합면적에 따라서 결정되는 용량을 갖는다.
청구항 12에 기재된 발명은 상기 제 1용량에 접속된 배선을 더욱 구비하며, 상기 하나의 섬 영역중의 적어도 하나의 회로는 상기 기생 용량의 용량과 상기 배선의 리액턴스에 의존하는 소정의 주파수 대역의 범위내에서 동작한다.
청구항 13에 기재된 발명에서 상기 배선은 그의 리액턴스를 감소시키기에 충분한 개수의 배선를 갖는다.
청구항 14에 기재된 발명은 상기 기판과 도전 영역사이에 배치되고, 상기 도전 영역보다 높은 불순물 농도를 가지는 매립층을 더욱 구비하고, 상기 기생용량은 상기 기판과 매립층간에 규정되며 상기 매립층의 불순물 농도에 따른 용량을 갖는다.
청구항 15에 기재된 발명은 상기 제 1용량의 제 1단자는 상기 도전 영역에 접속된다.
청구항 16에 기재된 발명에서 상기 제 1용량의 제 1단자는 상기 기판에 접속된다.청구항 17에 기재된 발명에서 상기 제 1용량은 상기 반도체층상에 형성된다.청구항 18에 기재된 발명에서 상기 제 1용량은 서로 대향하도록 형성된 제 1단자 및 제 2단자와, 상기 제 1단자와 제 2단자사이에 끼워진 절연막을 포함한다.청구항 19에 기재된 발명에서 상기 제 1용량은 상기 반도체층상에 배치된 제 1배선과 상기 제 1배선에 평행하게 소정의 거리로 이격되어 있는 제 2배선을 포함하며, 상기 제 1, 2배선간의 기생용량에 의해 형성되는 용량을 갖는다.청구항 20에 기재된 발명에서 상기 기생용량은 상기 섬영역들간의 하나의 누설의 영향을 방지하는 용량을 갖는다.청구항 21에 기재된 발명은 접지에 접속된 소정의 도전형을 가지는 기판과, 상기 기판상에 배치되고, 복수의 섬 영역 및 상기 인접하는 섬 영역들을 서로 전기적으로 분리하는 아이소레이션 영역을 포함하며, 상기 각 섬 영역이 소정의 기능을 제공하는 회로를 구비하고, 상기 아이소레이션 영역이 상기 기판과 반대의 도전형을 가지는 반도체층을 구비하는 반도체 장치에 있어서, 상기 기판과 도전 영역사이에 기생용량이 형성된다.청구항 22에 기재된 발명은 접지에 접속된 소정의 도전형을 가지는 기판과,상기 기판상에 배치되고, 복수의 섬 영역 및 상기 인접하는 섬 영역들을 서로 전기적으로 분리하는 아이소레이션 영역을 포함하며, 상기 각 섬 영역이 소정의 기능을 제공하는 회로를 구비하고, 상기 아이소레이션 영역이 상기 기판의 도전형과 반대의 도전형을 가지는 반도체층과, 상기 도전 영역보다 고농도의 불순물 농도를 가지며 상기 기판과 도전영역사이에 배치된 매립층과, 상기 기판과 매립층사이에 형성되고 상기 매립층의 불순물 농도에 따른 용량을 가지는 기생 용량을 구비한다.
(작용)
따라서 청구항 1에 기재된 발명에 의하면, 복수의 섬 영역에 대해 공통으로연재하는 도전 영역을 용량을 통해서 고주파적으로 접지함으로써, 섬 영역의 전위가 고주파적으로 안정하게 된다.
청구항 2에 기재된 발명에 의하면, 기판과 도전 영역사이에 기생용량이 형성되므로 섬영역의 전위가 고주파적으로 안정하게 된다.
청구항 3에 기재된 발명에 의하면, 아이소레이션 영역은 섬 영역을 둘러싸는 절연영역을 포함한다.
청구항 4에 기재된 발명에 의하면, 절연 영역은 유전체를 구비하므로, 섬영역과 아이소레이션 영역의 분리를 확실하게 하여 섬 영역의 동작이 안정하게 된다.
청구항 5에 기재된 발명에 의하면, 아이소레이션 영역은 섬영역과 반대의 도전형을 갖는다.
청구항 6에 기재된 발명에 의하면, 제 1용량의 제 1단자는 반도체 아이소레이션 영역에 접속되어 있다.
청구항 7에 기재된 발명에 의하면, 제 1용량의 제 1단자는 섬영역에 접속되어 있다.
청구항 8에 기재된 발명에 의하면, 도전영역이 전압을 인가하는 소스를 더욱 구비한다.
청구항 9에 기재된 발명에 의하면, 상기 소스는 반도체층에 접속된 정의단자와 접지에 접속된 부의 단자를 포함하므로, 제 1용량에 대응하는 주파수 대역에서 섬 영역의 동작이 안정하게 된다.
청구항 10에 기재된 발명에 의하면, 제 1용량의 제 1단자는 도전영역에 접속되어 있으므로, 그 용량에 대응하는 주파수 대역에서 섬 영역의 동작이 안정하게 된다.
청구항 11에 기재된 발명에 의하면, 기생용량은 기판과 반도체층간의 접합면적에 따른 용량을 가지므로, 그 용량에 대응하는 주파수 대역에서 섬 영역의 동작이 안정하게 된다.
청구항 12에 기재된 발명에 의하면, 제 1용량에 접속된 배선을 더욱 구비하고, 섬영역의 적어도 하나의 회로는 기생용량의 용량과 배선의 리액턴스에 의존하는 소정의 주파수 대역의 범위내에서 동작하므로, 섬 영역의 전위가 고주파적으로 안정하게 된다.
청구항 13에 기재된 발명에 의하면, 배선은 리액턴스를 감소시기키에 충분한 개수의 배선을 가지므로, 기생 용량에 대응하는 주파수 대역에서 섬 영역의 동작이 안정하게 된다.
청구항 14에 기재된 발명에 의하면, 기생용량은 기판과 매립층간에 규정되므로, 그 용량에 대응하는 주파수 대역에서 섬 영역의 동작이 안정하게 된다.
청구항 15에 기재된 발명에 의하면, 제 1용량의 제 1단자는 도전영역에 접속되므로, 섬 영역의 동작이 안정하게 된다.
청구항 16에 기재된 발명에 의하면, 제 1용량의 제 1단자는 기판에 접속되므로, 섬 영역의 동작이 안정하게 된다.
[발명의 실시예]
(제1 실시예)
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 6에 따라서 설명한다.
도 1은 1 실시예의 반도체 장치의 개략 평면도를 나타낸다. 도 2는 반도체 장치의 일부 단면도를 나타낸다.
반도체 장치(11)의 칩은 도 2에 나타낸 바와 같이 p형 실리콘 기판(12)과, 그 기판(12) 상에 형성된 n형 에피택시얼층(13)을 포함한다.
n형 에피택시얼층(13)에는 소자간 분리 영역(14)에 의해 복수(도 1에서 2개)의 섬 영역(15)이 분리 형성되어 있다. 각 섬 영역(15)에는 각각 복수의 소자로 된 회로(또는 단일 소자)(16)(도 1에서 점선으로 둘러싼 부분)가 형성되어 있다. 각 회로(16)간, 회로(16)와 외부 단자(17)간은 도시하지 않은 배선에 의해 전기적으로 접속되어 있다. 이에 따라 반도체 장치(11)는 각 회로(16)에 의한 기능을 제공한다.
그리고 도 1에서는 외부 단자(17)를 칩 1개의 변을 따라 형성한 예를 나타내었으나, 복수의 변을 따라 칩 상에 형성하여 실시하여도 좋다. 또 도 1에서 외부 단자(17)를 소자간 분리 영역(14) 상에 형성하였으나, 섬 영역(15) 상에 형성하여도 좋다.
상기 소자간 분리 영역(14)은 평면 링 형상으로 형성된 제1, 제2 아이소레이션(21, 22)을 포함한다. 제1 아이소레이션(21)은 유전체로 된다. 이 제1 아이소레이션(21)은 n형 에피택시얼층(13)의 표면 측으로부터 기판(12)에 도달하는 깊이의 링 형상의 홈을 형성하고, 그 홈에 CVD 산화막이나 다결정 실리콘 등의 유전체를 매립함으로써 형성되어 있다. 이와 같이 형성된 제1 아이소레이션(21)은 n형 에피택시얼층(13)을 제1 아이소레이션(21)으로 둘러싸인 섬 영역(15)과, 제1 아이소레이션(21)에 대해 섬 영역(15)과 반대측의 영역인 도전 영역이 되는 반도체 영역(23)을 전기적으로 분리한다.
제2 아이소레이션(22)은 제1 아이소레이션(21)의 외측(제1 아이소레이션(21)에 대해 섬 영역(15)과 반대측)에 소정 간격을 두어서 형성되어 있다. 제2 아이소레이션(22)은 섬 영역(15)의 도전형(n형)과 반대 도전형인 p형의 확산 영역으로 된다. 이 제2 아이소레이션(22)은 n형 에피택시얼층(13)에 형성되며, 칩의 표면으로부터 기판(12)에 도달하는 깊이를 갖는다.
이 제2 아이소레이션(22)은 회로(16)의 제조 프로세스 중의 불순물 도입 행정에서, 확산, 이온 주입 등으로 형성된다. 이들 행정에 의해 소망하는 영역에 소망하는 농도의 pn 접합을 형성할 수 있다. 이와 같이 형성된 제2 아이소레이션(22)은 pn 접합에 의해 섬 영역(15), 반도체 영역(23)을 기판(12)으로부터 전기적으로 절연한다.
상기와 같이 구성된 제1, 제2 아이소레이션(21, 22)은 n형 에피택시얼층(13)을 가로 방향으로 섬 영역(15)과 반도체 영역(23)을 분리한다. 그리고 반도체 장치(11)는 반도체 영역(23)과, 복수의 섬 영역(15)에 대해 공통으로 연재하는 도전 영역인 기판(12) 사이에 pn 접합에 의한 기생 용량(접합 용량)(25)(도 2 참조)을 갖는다. 이 접합 용량(25)은 반도체 영역(23), 기판(12)의 불순물 농도, 접합 면적에 대응하는 용량을 갖는다. 그리고 접합 면적은 반도체 영역(23)의 표면적에 대응한다. 따라서 접합 용량(25)은 반도체 영역(23)의 표면적에 대응하는 용량을 가지게 된다.
반도체 영역(23)의 상면에는 전극층(26)이 형성되어 있다. 이 전극층(26)은 배선(27)을 통해서 콘덴서(28)의 제1 단자에 접속되고, 콘덴서(28)의 제2 단자는 배선(29)을 통해서 외부 단자(17)에 접속되어 있다. 그리고 외부 단자(17)는 도시하지 않은 본딩 와이어 등에 의해 그라운드(접지 전위)에 접속되어 있다.
이에 따라 반도체 영역(23)은 콘덴서(28)를 통해서 접지되어 있다. 그리고 반도체 영역(23)은 기판(12)과의 사이에 접합 용량(25)을 갖는다. 따라서 기판(12)은 접합 용량(25) 및 콘덴서(28)를 통해서 접지되어 있다. 즉 접합 용량(25), 콘덴서(28)는 기판(12)을 고주파적으로 접지한다. 이는 소자간 분리 영역(14)의 반도체 영역(23)을 고주파적으로 접지하는 것과 등가이다.
도 3a는 콘덴서(28)의 개략 평면도, 도 3b는 콘덴서(28)의 단면도를 나타낸다. 콘덴서(28)는 상기 섬 영역(15)과 같은 칩 상에 형성되어 있다. 즉콘덴서(28)는 n형 에피택시얼층(13) 상에 형성된 소정의 막 두께를 갖는 절연막(31) 상에 형성되어 있다.
콘덴서(28)는 제1, 제2 전극(32, 33)과, 그들 전극(32, 33)간에 개재된 절연막(34)으로 된다. 이 절연막(34)은 산화막이다. 제1, 제2 전극(32, 33)은 평면 정방형상으로 형성되어 있다. 제1 전극(32)은 배선(27)을 통해서 도 1의 전극층(26)에 접속되고, 제2 전극(33)은 배선(29)을 통해서 도 1의 외부 단자에 접속되어 있다. 그리고 제1, 제2 전극(32, 33)의 형상은 적당히 변경되어도 좋다.
이와 같이 구성된 콘덴서(28)는 제1, 제2 전극(32, 33)의 면적, 양전극(32, 33)의 상하 방향의 간격(절연막(34)의 막 두께), 절연막(34)의 비유전율에 대응하는 용량을 갖는다. 그리고 절연막(34)으로는 질화막이 사용되어도 좋고, 콘덴서(28)는 양전극(32, 33)의 면적 및 상하 방향의 간격, 질화막으로 된 절연막(34)의 비유전율에 대응하는 용량을 갖는다. 이와 같이 하여 절연막(34)의 재질, 절연막(34)의 막 두께(= 양전극(32, 33)의 상하 방향의 간격), 양전극(32, 33)의 면적을 적당히 변경함으로써, 콘덴서(28)의 용량을 용이하게 변경할 수 있다.
그리고 도 4에 나타낸 바와 같이 콘덴서(28)를 형성하여도 좋다. 이 콘덴서(28)는 수평 방향으로 평행하게 형성된 배선(35, 36)을 갖는다. 제1 배선(35)은 배선(27)을 통해서 도 1의 전극층(26)에 접속되고, 제2 배선(36)은 배선(29)을 통해서 도 1의 외부 단자(17)에 접속되어 있다. 이와 같이 구성된 콘덴서(28)는 제1, 제2 배선(35, 36)의 배선 길이 L1과 간격 L2에 대응하는 용량을 갖는다. 따라서 이 콘덴서(28)는 제1, 제2 배선(35, 36)의 평행 부분의 길이 L1과 배선 간격 L2를 적당히 변경함으로써, 용량의 값을 용이하게 변경할 수 있다. 또 콘덴서(28)를 외부 부착 부품으로 하여도 좋다.
상기와 같이 구성된 반도체 장치(11)의 기판(12)은 직접 접지된다. 이에 따라 기판(12)의 전위를 직류(DC) 영역에서 안정화한다. 이는 기판(12) 상에 형성된 섬 영역(15)의 전위를 직류 영역에서 안정화한다.
또한 기판(12)은 접합 용량(25), 콘덴서(28)를 통해서 고주파적으로 접지되어 있다. 이는 분리 영역(14)의 반도체 영역(23)을 고주파적으로 접지하는 것과 동등하다. 이에 따라 분리 영역의 전위는 고주파 영역에서 안정하고, 섬 영역(15)의 소자 분리 능력을 더욱 향상시키기 때문에, 섬 영역(15)에 형성한 회로(16)간의 고주파 영역에서의 간섭을 저감할 수 있다.
도 5는 상기와 같이 구성된 반도체 장치(11)의 주파수에 대한 아이소레이션치의 특성도를 나타낸다. 이 도면에서는 특성치가 종축을 따라 밑으로 갈소록 양호한 아이소레이션인 것을 나타낸다. 또한 도 5에서 특성(41a)은 종래의 반도체 장치의 특성, 즉 기판(12)을 접합 용량(25) 및 콘덴서(28)를 통해서 접지하고 있지 않을 때의 특성이다. 특성(41b∼41d)은 접합 용량(25)의 값에 대한 특성의 차이를 나타낸다.
도면으로부터 명백한 바와 같이, 본 실시예의 반도체 장치(11)는 큰 값의 용량으로 기판(12)을 접지한 경우(도 5의 특성(41d))에, 아이소레이션이 좋은 주파수 대역을 갖는다. 이 주파수 대역은 접합 용량(25), 콘덴서(28)의 용량과,전극층(26)으로부터 그라운드까지에 개재하는 배선(27, 29), 본딩 와이어, 도시하지 않은 리드 프레임을 포함한 배선재의 리액턴스에 따라 결정된다. 이는 도 6에 나타낸 바와 같이, 본딩 와이어의 개수를 변경하는 등 하여 리액턴스분을 절반으로 한 경우의 특성도로부터 명백해진다. 도 6의 특성(42a∼42d))의 조건인 용량치는 도 5의 특성(41a∼41d)과 동일하다. 도 6의 특성(42d)에서 아이소레이션이 좋은 주파수 대역이 도 5의 특성(41d)에 비해 고주파 측으로 치우쳐 있다. 이와 같이 해서 접합 용량(25), 콘덴서(28)의 용량치, 배선재의 리액턴스가 적당히 변경되도록 반도체 장치(11)를 구성함으로써, 아이소레이션이 좋은 주파수 대역을 임의로 설정할 수 있다.
이상 기술한 바와 같이, 본 실시예에 의하면 이하의 효과를 발휘한다.
(1) 기판(12)과 반도체 영역(23)간의 접합 용량(25), 콘덴서(28)를 통해서 고주파적으로 접지한다. 이는 분리 영역(14)의 반도체 영역(23)을 고주파적으로 접지하는 것과 등가이다. 이에 따라 분리 영역 기판의 전위는 고주파 영역에서 안정하고, 섬 영역(15)의 소자 분리 능력이 더욱 향상하기 때문에, 섬 영역(15)에 형성한 회로(16)간의 고주파 영역에서의 간섭을 저감할 수 있다. 이와 같이 해서 반도체 장치(11)는 접합 용량(25), 콘덴서(28)의 용량치에 대응하는 주파수 대역에서 섬 영역(15)의 동작을 안정하게 할 수 있다.
(제2 실시예)
다음에 본 발명을 구체화한 제2 실시예를 도 7에 의해 설명한다.
그리고 설명의 편의상, 제1 실시예와 마찬가지 구성에 대해서는 동일한 부호를 붙이고 그 설명을 일부 생략한다.
도 7은 본 실시예의 반도체 장치(51)의 개략 단면도를 나타낸다.
이 반도체 장치(51)는 기판(12)과 n형 에피택시얼층(13) 사이에 형성된 n+ 매립층(52)을 갖는다. 자세히 말해서, 매립층(52)은 기판(12)과 반도체 영역(23) 사이에 형성되어 있다. 이 매립층(52)의 불순물 농도는 반도체 영역(23)인 n형 에피택시얼층(13)의 그것보다 높다. 따라서 본 실시예의 반도체 장치(51)는 제1 실시예의 반도체 장치(11)가 갖는 접합 용량(25)에 비해 높은 용량의 기생 용량(접합 용량)(53)을 갖는다. 또한 이 접합 용량(53)의 값은 매립층(52), 기판(12)의 불순물 농도, 매립층(52)과 기판(12) 사이의 접합 면적에 대응한다.
이와 같이 구성된 반도체 장치(51)는 제1 실시예와 마찬가지로, 접합 용량(53) 및 콘덴서(28)를 통해서 접지되어 있다. 즉 접합 용량(53), 콘덴서(28)는 기판(12)을 고주파적으로 접지한다. 이는 소자간 분리 영역(14)의 반도체 영역(23)을 고주파적으로 접지하는 것과 등가이다. 이와 같이 해서 반도체 장치(51)의 기판(12), 반도체 영역(23)을 고주파적으로 안정시킴으로써, 섬 영역(15)에 형성한 회로(16)간의 고주파 영역에서의 간섭을 저감할 수 있다.
그런데 제1, 제2 실시예에서, 기판(12)을 용량을 통해서 접지하는 목적일 경우에는, 접합 용량(25, 53)만으로도 효과가 있다. 따라서 제1, 제2 실시예에서는 콘덴서(28)를 생략할 수가 있다. 이는 콘덴서(28)를 제작해 넣기 위한 행정, 영역의 확보를 불요로 한다.
또 매립층(52)의 불순물 농도는 그 제조 공정에서 임의로 설정할 수 있다.이에 따라 임의의 용량치를 갖는 접합 용량(53)을 형성할 수 있다. 이는 제1 실시예에서 설명한 바와 같이 반도체 장치(51)의 고주파적인 아이소레이션치를 용이하게 설정할 수 있음을 의미한다.
이상 상술한 바와 같이, 본 실시예에 의하면 이하의 효과를 발휘한다.
(1) 반도체 장치(51)는 접합 용량(53) 및 콘덴서(28)를 통해서 접지되어 있다. 즉 접합 용량(53), 콘덴서(28)는 기판(12)을 고주파적으로 접지하는 것과 등가이다. 이는 소자간 분리 영역(14)의 반도체 영역(23)을 고주파적으로 접지하는 것과 등가이다. 이와 같이 해서 반도체 장치(51)의 기판(21), 반도체 영역(23)을 고주파적으로 안정시킴으로써, 섬 영역(15)에 형성한 회로(16)간의 고주파 영역에서의 간섭을 저감시킬 수 있다. 이와 같이 해서 반도체 장치(51)는 접합 용량(53), 콘덴서(28)의 용량치에 대응하는 주파수 대역에서 섬 영역(15)의 동작을 안정하게 할 수 있다.
또한 본 발명은 상기 실시예 이외에, 이하의 태양으로 실시하여도 좋다.
○ 상기 각 실시예에서는, 기판(12)을 접합 용량(53), 콘덴서(28)를 통해서 고주파적으로 접지하여 기판(12), 반도체 영역(23)을 고주파적으로 안정시키도록 하였으나, 공통으로 연재하는 도전 영역을 고주파 영역에서 안정화시킬 수 있으면, 어떠한 방법으로 접지하여도 좋다.
예를 들어, 도 8에 나타낸 바와 같이 반도체 장치(11a)를 구성한다. 이 반도체 장치(11a)는 분리 영역(14)의 제2 아이소레이션(22) 상에 전극층(26)이 형성되고, 그 전극층(26)은 콘덴서(28)를 통해서 접지되어 있다. 이와 같이 구성된 반도체 장치(11a)는 상기 실시예와 마찬가지로 분리 영역(14)을 고주파 영역에서 안정화시킬 수 있어서, 분리 능력을 향상시킬 수 있다.
또 도 9에 나타낸 바와 같이 반도체 장치(11b)를 구성한다. 이 반도체 장치(11b)는 복수의 섬 영역(15) 중의 적어도 1개가 콘덴서(28)를 통해서 접지되어 있다. 이와 같이 구성된 반도체 장치(11b)는 섬 영역(15)의 전위를 고주파적으로 안정시키기 때문에, 섬 영역(15)에 형성된 회로(16)간에서의 고주파 영역의 간섭을 저감시킬 수 있다.
○ 상기 제1 실시예에서, 도 10에 나타낸 바와 같이 반도체 장치(61)를 구성하여도 좋다. 이 반도체 장치(61)는 반도체 영역(23)에 소정 전압의 바이어스 전압을 인가하기 위한 직류 전원(E1)을 갖는다. 이와 같이 구성된 반도체 장치(61)는 바이어스 전압에 대응하는 용량치의 접합 용량(25)을 갖는다. 즉 직류 전원(E1)으로부터 인가하는 바이어스 전압의 값을 적당히 설정함으로써, 접합 용량(25)을 가변 용량 소자로서 동작시켜서 용량을 용이하게 변경할 수 있다. 이 접합 용량(25)의 값은 제1 실시예에서 설명한 바와 같이 아이소레이션치와 대역을 결정한다. 이에 따라 필요로 하는 고주파 성분에 대응하여 접합 용량(25)의 값, 즉 직류 전원(E1)의 전압치를 설정하면 좋게 된다. 그리고 이 구성을 제2 실시예의 반도체 영역(51)에 응용하여도 좋음은 물론이다.
○ 상기 각 실시예에서는, 제1, 제2 아이소레이션(21, 22)에 의해 섬 영역(15)과 반도체 영역(23)을 분리하는 구성으로 하였으나, 제1 아이소레이션(21) 또는 제2 아이소레이션(22)에 의해 분리하여 실시하여도 좋다. 예를 들어 도 11에나타낸 반도체 장치(71)와 같이, 제1 아이소레이션(21)만으로 섬 영역(15)과 반도체 영역(23)을 분리한다. 이 경우에 제1 아이소레이션(21)은 제2 아이소레이션(22)과 같이 pn 접합을 형성하지 않으므로, 섬 영역(15)에는 접합 용량인 접합 용량(25), 콘덴서(28)의 용량은 영향을 받지 않는다. 이는 섬 영역(15)에 형성한 회로(16)의 동작 속도가 접지 용량의 영향에 의해 저하하는 것을 방지한다.
○ 상기 각 실시예에서는, 반도체 장치의 표면(상방)으로부터 반도체 영역(23) 등을 접지하는 구성으로 하였으나, 반도체 장치의 이면 또는 측면을 접지하는 구성으로 하여도 좋다. 예를 들어 도 12에 나타낸 바와 같이, 반도체 장치(81)의 기판(12) 측면에 콘덴서(82)의 제1 단자를 접속하고, 콘덴서(82)의 제2 단자를 접지한다. 이와 같이 구성된 반도체 장치(81)는 반도체 영역(23)을 매립층(52)과 기판(12) 사이에 형성되는 접합 용량(53), 또는 접합 용량(53) 및 콘덴서(28)를 통해서 고주파적으로 접지한다. 또 기판(12)을 콘덴서(82)를 통해서 고주파적으로 접지한다. 그리고 이 때의 콘덴서(82)는 외부 부착 용량이다.
○ 상기 실시예에서는, 반도체 장치(11)의 칩 상에 2개의 섬 영역(15)을 형성하였으나, 칩 상에 3개 이상 복수의 섬 영역(15)을 형성하여 실시하여도 좋다. 그와 같은 경우에도, 상기 실시예와 마찬가지로 복수의 섬 영역(15) 중의 적어도 1개를 콘덴서(28)를 통해서 접지함으로써, 상기 실시예와 마찬가지 효과를 얻을 수 있다.
○ 상기 각 실시예에서는, 그라운드(0볼트)를 접지 전위로 하였으나, 임의의정전위 또는 임의의 부전위를 접지 전위로 하고, 정전위 또는 부전위를 공급하는 전원선에 접속하여 접지하도록 하여도 좋다.
○ 상기 각 실시예에서, 용량을 통해서의 접지는 반도체 칩의 내부와 외부의 어느 것이어도 좋다. 또 단독 배선으로 접지함으로써, 고주파적으로 접지하는 효과를 더욱 높일 수 있다.
이상 상술한 바와 같이 청구항 1 내지 11에 기재된 발명에 의하면, 복수의 섬 영역에 대해 공통으로 연재하는 도전 영역을 용량을 통해서 접지함으로써, 섬 영역의 전위를 고주파적으로 안정하게 할 수 있다.
청구항 4에 기재된 발명에 의하면, 절연 영역은 유전체를 구비하므로, 아이소레이션 영역과 섬영역의 절연이 확실하게 되어, 섬 영역의 동작을 안정하게 할 수 있다.
청구항 8에 기재된 발명에 의하면, 도전영역에 전압을 인가하는 소스를 더욱 구비하므로, 도전영역과 기판간의 접합 용량에 대응하는 주파수 대역에서 섬 영역의 동작을 안정하게 할 수 있다.
청구항 9에 기재된 발명에 의하면, 소스는 반도체층에 접속된 정의 단자와 접지에 접속된 부의 단자를 구비하므로, 접합 용량에 대응하는 주파수 대역에서 섬 영역의 동작을 안정하게 할 수 있다.
청구항 10에 기재된 발명에 의하면, 제 1용량의 제 1단자는 도전영역에 접속되므로, 그 용량에 대응하는 주파수 대역에서 섬 영역의 동작을 안정하게 할 수 있다.
청구항 11에 기재된 발명에 의하면, 기생용량은 기판과 반도체층간의 접합면적에 따라 결정되는 용량을 가지므로, 그 용량에 대응하는 주파수 대역에서 섬 영역의 동작을 안정하게 할 수 있다.
청구항 12에 기재된 발명에 의하면, 제 1용량에 접속된 배선을 더욱 구비하고, 기생용량의 용량과 배선의 리액턴스에 의존하는 주파수 대역의 범위내에서 섬영격의 적어도 하나의 회로가 동작하므로, 섬 영역의 전위를 고주파적으로 안정하게 할 수 있다.
청구항 13에 기재된 발명에 의하면, 배선이 그의 리액턴스를 감소시킬 수 있는 개수의 와이어를 가지므로, 기생 용량에 대응하는 주파수 대역에서 섬 영역의 동작을 안정하게 할 수 있다.
청구항 14에 기재된 발명에 의하면, 기생용량은 기판과 매립층간에 규정되고 상기 매립층의 불순물 농도에 따른 용량을 가지므로, 그 용량에 대응하는 주파수 대역에서 섬 영역의 동작을 안정하게 할 수 있다.
청구항 15에 기재된 발명에 의하면, 제 1용량의 제 1단자가 도전영역에 접속되어 있으므로, 섬 영역의 동작을 안정하게 할 수 있다.
청구항 16에 기재된 발명에 의하면, 제 1용량의 제 1단자는 기판에 접속되어 있으므로, 섬 영역의 동작을 안정하게 할 수 있다.

Claims (22)

  1. 접지에 접속된 소정의 도전형을 가지는 기판과,
    상기 기판상에 배치되고, 복수의 섬 영역과 상기 섬 영역들을 서로 전기적으로 분리하도록 상기 각 섬 영역을 둘러싸는 복수의 아이소레이션 영역을 포함하며, 상기 각 섬 영역이 소정의 기능을 제공하는 회로를 구비하는 반도체층과,
    상기 기판 또는 반도체층중의 어느 하나에 접속된 제 1단자와 상기 접지에 접속된 제 2단자를 가지는 제 1용량을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제21항에 있어서, 상기 각 아이소레이션 영역이 상기 기판과 반대의 도전형을 가지는 도전 영역을 포함하는 것에 의해, 상기 기판과 도전영역사이에 기생용량이 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제22항에 있어서, 상기 아이소레이션 영역은 상기 각 섬 영역을 둘러싸는 절연 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제23항에 있어서, 상기 절연 영역은 유전체를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제24항에 있어서, 상기 섬 영역은 상기 기판과 반대의 도전형을 가지며,
    상기 아이소레이션 영역은 상기 섬 영역과 반대의 도전형을 가지며 상기 절연 영역을 둘러싸는 반도체 아이소레이션 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제25항에 있어서, 상기 제 1용량의 제 1단자는 상기 반도체 아이소레이션 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제25항에 있어서, 상기 제 1용량의 제 1단자는 상기 섬 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제22항에 있어서, 상기 도전 영역에 전압을 인가하는 소스를 더욱 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제28항에 있어서, 상기 소스는 상기 반도체층에 접속된 정의 단자와 상기 접지에 접속된 부의 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제22항에 있어서, 상기 제 1용량의 제 1단자는 상기 도전 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제22항에 있어서, 상기 기생용량은 상기 기판과 반도체층간의 접합면적에 따라서 결정되는 용량을 가지는 것을 특징으로 하는 반도체 장치.
  12. 제22항에 있어서, 상기 제 1용량에 접속된 배선을 더욱 구비하며,
    상기 하나의 섬 영역중의 적어도 하나의 회로는 상기 기생 용량의 용량과 상기 배선의 리액턴스에 의존하는 소정의 주파수 대역의 범위내에서 동작하는 것을 특징으로 하는 반도체 장치.
  13. 제32항에 있어서, 상기 배선은 그의 리액턴스를 감소시키기에 충분한 개수의 와이어를 가지는 것을 특징으로 하는 반도체 장치.
  14. 제22항에 있어서, 상기 기판과 도전 영역사이에 배치되고, 상기 도전 영역보다 높은 불순물 농도를 가지는 매립층을 더욱 구비하고,
    상기 기생용량은 상기 기판과 매립층간에 규정되며 상기 매립층의 불순물 농도에 따른 용량을 가지는 것을 특징으로 하는 반도체 장치.
  15. 제34항에 있어서, 상기 제 1용량의 제 1단자는 상기 도전 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제 34항에 있어서, 상기 제 1용량의 제 1단자는 상기 기판에 접속된 것을 특징으로 하는 반도체 장치.
  17. 제21항에 있어서, 상기 제 1용량은 상기 반도체층에 형성된 것을 특징으로 하는 반도체 장치.
  18. 제37항에 있어서, 상기 제 1용량은 서로 대향하도록 형성된 제 1단자 및 제 2단자와, 상기 제 1단자와 제 2단자사이에 끼워진 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제38항에 있어서, 상기 제 1용량은 상기 반도체층상에 배치된 제 1배선과 상기 제 1배선에 평행하게 소정의 거리로 이격되어 있는 제 2배선을 포함하며,
    상기 제 1, 2배선간의 기생용량에 의해 형성되는 용량을 가지는 것을 특징으로 하는 반도체 장치.
  20. 제21항에 있어서, 상기 기생용량은 상기 섬영역들간의 하나의 누설의 영향을 방지하는 용량을 가지는 것을 특징으로 하는 반도체 장치.
  21. 접지에 접속된 소정의 도전형을 가지는 기판과,
    상기 기판상에 배치되고, 복수의 섬 영역 및 상기 인접하는 섬 영역들을 서로 전기적으로 분리하는 아이소레이션 영역을 포함하며, 상기 각 섬 영역이 소정의 기능을 제공하는 회로를 구비하고, 상기 아이소레이션 영역이 상기 기판과 반대의 도전형을 가지는 반도체층을 구비하는 반도체 장치에 있어서,
    상기 기판과 도전 영역사이에 기생용량이 형성된 것을 특징으로 하는 반도체 장치.
  22. 접지에 접속된 소정의 도전형을 가지는 기판과,
    상기 기판상에 배치되고, 복수의 섬 영역 및 상기 인접하는 섬 영역들을 서로 전기적으로 분리하는 아이소레이션 영역을 포함하며, 상기 각 섬 영역이 소정의 기능을 제공하는 회로를 구비하고, 상기 아이소레이션 영역이 상기 기판의 도전형과 반대의 도전형을 가지는 반도체층과,
    상기 도전 영역보다 고농도의 불순물 농도를 가지며 상기 기판과 도전영역사이에 배치된 매립층과,
    상기 기판과 매립층사이에 형성되고 상기 매립층의 불순물 농도에 따른 용량을 가지는 기생 용량을 구비하는 것을 특징으로 하는 반도체 장치.
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