KR100314895B1 - Ｅｓｄ 보호를 위한 ｌｄｄ구조와 그 제조 방법 - Google Patents

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Abstract

ESD보호 장치는 이의 활성 영역내에 위치된 저항성 영역을 갖는 트랜지스터 구조를 포함한다. 이 트랜지스터 구조는 하나 또는 그이상의 MOS트랜지스터의 형태, 바람직하게는 N-형 MOS트랜지스터이다. 트랜지스터의 드레인 영역은 드레인 영역의 하나 또는 그이상의 부분에 고 캐리어 농도 주입을 방지함으로써 저항성 영역의 도전율을 감소시키기 위해 변경된다. 이것은 N LDD마스크 및 이와 관련된 단계 뿐만 아니라 규화물 배타 마스크 및 이와 관련된 단계를 변경함으로써 성취된다. 이 변경은 아래에 놓인 채널에 바로 인접한 영역으로부터 N LDD도펀트의 생략으로 귀착된다. 덧붙여서, 스페이서 산화물의 부분은 형성될 드레인 영역위에 남는다. 연계하는 주입과 규화(siliciding)단계는 남아있는 스페이서 산화물에 의해 효과적으로 차단되고, 생략된 곳을 제외한 이들 영역에서 저밀도 드레인(LDD)전하 캐리어 농도를 남긴다. 저항성LDD영역의 저항률은 드레인 영역의 인접한 부분의 저항률보다 더 크다. 이 결과는 값비싼 레이아웃 스페이스를 부가할 필요 없이 그리고 증가된 처리 단계 없이도 보호장치 세트내의 ESD트랜지스터 핑거를 더욱 일정하게 턴-온한다.

Description

ＥＳＤ 보호를 위한 ＬＤＤ구조와 그 제조 방법{LDD STRUCTURE FOR ESD PROTECTION AND METHOD OF FABRICATION}
본 발명은 정전기 방전 보호(ESDP)장치에 관한 것이다. 특히 본 발명은 N-형 MOS트랜지스터와 그 밖의 것을 포함하는 ESDP를 제공 하기 위해 이용되는 금속-산화-실리콘(MOS)트랜지스터에 관한 것이다. 특히, 본 발명은 표준 산화물 격리에 의존하지 않고 충분한 절연 특성을 제공하기 위해 MOS트랜지스터의 적합한 저밀도 드레인(LDD)영역의 도입에 관한 것이다.
점차적으로 좀더 소형의 집적회로(IC)의 제조는 좀더 더 소형인 ESDP장치에 의존해서 만들고 있다. 수천 볼트가 될 수 있는 정전기 방전과 관련된 과도 전압 서지(surge)는 IC의 입/출력 단자에서 공통적으로 발생하는 것으로 잘 알려져 있다. 이 단자들은 바이폴라 및 MOS트랜지스터와 그 밖의 것을 포함하는 활성 회로 성분과 전기적으로 결합된다. 트랜지스터가 파괴되지 않고 또는 파괴되더라도 그를 절충하는 것을 보증하기 위해 트랜지스터의 게이트 특히 버퍼회로로 동작하는 트랜지스터로부터 떨어져서 ESD고장을 차단하거나 ESD고장을 전환하는 것이 중요하다. 그것이 발생하였을 때 회로의 동작은 시스템 오류의 가능성을 포함하여 악 영향을 미칠 수 있다.
ESD문제는 광범위하기 때문에 그 해결의 폭이 넓게 개발되었다. 대개 이러한 해결은 버퍼로부터 떨어져서 ESD의 고장을 전환하기위해 입/출력 및 버퍼사이에 위치된 저-브레이크 다운 트랜지스터 또는 다이오드의 부가를 포함하고 있다. 즉 트랜지스터 또는 다이오드는 입력 또는 출력 버퍼상의 전위가 예측된 값을 초과할 때예측된 전위치하에 비-전도되도록 설계된다. 예측된 전위보다 더 높아 턴온될 때, ESD장치는 임계 버퍼 노드로부터 떨어져서 과도 상태와 결합된 전류를 전환한다. 일반적으로, 보통 접지로 한정되는 저-전위 전력 레일로 전환되는 순간전류를 갖게 하는 것이 바람직하다.
최근, 복수의 NMOS트랜지스터는 보호를 제공하기 위해 병렬로 결합하여 이용되고 있다. 그러나 그러한 구성에서 결합한 개개의 '핑거(finger)'가 거의 동시에 턴온 되는지를 확인하는 것이 중요하다. 그러한 확인의 실패는 전체의 순간 로드를 지지하기 위해 턴온으로 세트하여 첫 번째 트랜지스터에 귀착된다. 일반적으로 상기 트랜지스터 유닛 뿐만아니라 전체 ESD 보호 장치의 실패를 야기한다. 안정기 저항은 비-동시 턴온의 문제를 완화하기 위한 수단으로서 이들 장치에 요구된다. 그러나 종종 요구되는 안정기는 수용할 수 없는 트랜지스터 세트 크기의 증가를 야기할 수 있다. 안정된 ESD장치의 처리동안 발생하는 변화는 특히 수직형 경로와 필드 산화물이 저항을 제공하기 위해 신뢰되는 경우 추가로 신뢰할 수 없는 ESD 보호를 초래하기 쉽다. 그러한 경로는 저항내에서 하나의 사이트에서 다른 사이트로 변할 수 있다.
막대한 노력이 가능한 한 정확한 반도체 장치의 제조를 만들기 위해 수행되는 동안, 활성장치 특성에 있어 하나의 제품 주조에서 다른 제품 주조로 그리고 제품 주조 범위안에서 조차 변덕스러움이 남는다. 현재 만들어진 장치의 크기가 주어지면, 예컨데 도핑 레벨, 도핑 깊이, 정렬등의 임의의 변덕스러움과 관련된 문제가 확대된다. 한 영역에서 결점이 인접한 활성영역에 자동적으로 해로운 영향을 주지못하도록 가능한 한 많이 별개의 활성영역을 격리하는 것이 중요하다. 종래의 제조공정에서 격리영역은 비교적 크게 만들어 질 수 있다. 그러한 한 형태의 격리영역인 필드 산화물은 반도체 웨이퍼의 표면에서 활성영역사이에 도입된다. 필드 산화물이 도펀트의 부족으로 인해 제조된 반도체 제품의 활성영역에 관하여 빈약한 컨덕터가 될 수 있다. 그러나 더 쉽게 지적한바와 같이 상기 도핑 레벨은 현저히 변화할 수 있다.
격리필드 산화물 영역 뿐만아니라 다른 격리 및 활성영역은 집적된 제조 공정의 부분에 의해 형성된다. 이 공정은 도펀트 재료에 의해 에칭 또는 주입되도록 하기 위해 반도체 재료의 경계영역을 한정하는데 이용되는 포토레지스턴스 재료의 적용으로서 강조된 일련의 '마스크'단계를 포함한다. 물론, 점차적으로 좀더 소형의 시스템을 만들기 위한 요구에 따라, 구조 크기를 확고히 제어하고 최소화하는 것이 목표이다. 또한 구조의 표면에 그리고 이 표면 가까이에 활성요소를 위치시키는 것이 목표이다. 적어도 이들 두가지 목표의 성취는 종래의 회로보다 동작하는데 더 작은 전력을 필요로 하면서 더 신속하고 더 신뢰성 있는 집적회로를 얻게된다.
현재 진보된 제조 기술은 이들 필요한 특성과 함께 ESDP장치로 이용하기 위하여 NMOS트랜지스터를 구비하는 바이폴라와 MOS트랜지스터 구조를 제공한다. 하나의 제조 공정은 NMOS와 P-형 MOS(PMOS)트랜지스터를 구비하는 MOS집적회로를 형성하는데 특히 유용한 것으로 판명되었으며, 다음표의 마스크 단계로 요약된다.
마스크 번호 마스크 기능
1.0 역행하는 N웰 한정 마스크
2.0 역행하는 P웰/채널 스톱 한정 마스크
3.0 격리 산화물 한정 마스크
4.0 MOS 활성영역 한정 마스크
5.0 활성 스트립 마스크
6.0 폴리 게이트 한정 마스크
7.0 N LDD 마스크
8.0 P LDD 마스크
9.0 규화물 배타 마스크
10.0 P+소오스/드레인 한정 마스크(PMOS)
11.0 N+소오스/드레인 한정 마스크(NMOS)
12.0 MOS 콘택 한정 마스크
13.0 금속 1(M1) 한정 마스크
14.0 금속 2(M2) 한정 마스크
반도체 웨이퍼상에서 집적회로의 완성된 제조와 관련한 여러 단계 및 단들이 있는 한편, 본 발명에 바로 적용할 수 있는 상기 간략한 설명을 제시한다. 처음에 PMOS와 NMOS구조의 제조에 관하여 'N웰' 및 'P웰'이 종래의 제조 순서를 이용하여 반도체 재료의 P형 기판에 우선 형성된다. 이것은 도입에 의해 이를테면, PMOS구조에 대한 N웰'베드'를 형성하기 위해 비교적 빠른-확산N형 원소의 N농도와, NMOS구조에 대한 P웰'베드'를 형성하기 위해 비교적 빠른-확산 P형 원소의 P농도를 각각주입함으로써 성취된다. 기판으로의 N웰과 P웰 베드 도입후에, N-농도에서 단 결정 N형 반도체 재료의 형태로 에피텍셜 층이 양측 웰 베드위에 형성된다. 종래의 집적 회로 제조 기술은 1-3 x1016atoms/cc의 정도에서 전하 캐리어 도핑 레벨에 의한 에피텍셜 층의 형성을 포함하다. 서브-미크론 장치에 대해 상기에 요약된 본 제조 공정은 약1-3x1015atoms/cc의 전하캐리어 도핑 레벨에 의한 에피텍셜 층의 형성을 포함한다.
연계하는 종래의 확산 공정은 상기 에피텍셜 층의 표면에 역행하는 농도로서 N웰과 P웰원자를 이끌어낸다. 격리 산화물 층은 인접한 구조로부터 그들을 격리시키기 위하여 종래의 마스크, 에칭, 및 형성순서에 의해 MOS트랜지스터 구조에 관하여 형성된다. 필드 산화물 영역은 좀더 인접한 구조를 격리시키기 위해 필드 산화물 영역 한정 마스크를 이용하여 격리영역 위에 형성된다. 동시에 형성되고 P웰과 동일한 원자 형태의 채널 스톱 영역은 역행하는 N웰과 역행하는 P웰 양쪽 둘레의 격리 산화물 영역아래에 놓인다. 채널 스톱은 인접한 구조로부터 야기된 기생 MOS효과로부터 상기 웰을 격리시킨다.
완성된 MOS트랜지스터 구조의 형성은 NMOS 및 PMOS트랜지스터 구조의 게이트, 소오스, 및 드레인 성분의 제조를 요구한다. 상기 게이트는 공지된 마스크, 에칭 및 디포지숀 순서를 이용하여 반도체 재료의 다결정 층으로 형성된다. 이들 '폴리 게이트'는 개개의 웰의 표면에 형성되지만, 아래에 놓인 게이트 산화물 층에 의해 웰 표면으로 분리된다. 이 게이트 산화물 층은 소오스, 드레인 및 이들 사이에놓인 채널로부터 특정한 MOS트랜지스터 구조의 게이트를 절연하는 유전체로 작용한다.
폴리 게이트 형성후에, 실링 산화물은 게이트의 표면위에 그리고 MOS웰의 활성영역에 형성된다. 이러한 열적으로 성장된 실링 산화물은 연계하는 '약간-도핑된 드레인'(LDD)주입 단계동안 게이트와 CMOS웰을 보호한다.
MOS트랜지스터 발전의 다음 단계는 소오스 및 드레인 영역의 형성을 포함한다. 초기에, N농도에서 비교적 빨리 확산하는 N형 원자는 P웰의 표면에 얕게 주입되며 N농도에서 비교적 빨리 확산하는 P형 원자는 N웰의 표면에 얕게 주입된다. 이러한 초기의 주입은 0.4-0.6미크론 범위에서 효과적인 게이트 채널 길이를 낳는 소오스 및 드레인 영역의 마지막 디멘숀을 약간 지나 연장되도록 설계된다. 이러한 초기 주입의 목적은 트랜지스터 채널 영역에서 열전자 효과를 최소화하기 위한 것이다. 이러한 초기 주입 과정은 모두가 트랜지스터 형태로서 N LDD 및 P LDD영역의 형성을 포함한다. 웰 한정 소오스 및 드레인 영역의 형성을 초기화하는 것에 더하여, 얕은 N LDD는 소오스 또는 드레인으로부터 채널 영역에 단계적인 전이를 제공함으로써 열 전자 효과를 감소시킨다. 물론 현재 제작된 훨씬 더 작은 구조는 열전자 효과를 감소시키는데 있어서 LDD의 중요성이 커지고 있다. LDD영역은 특정 소오스 및 드레인 영역보다 덜 무겁게 도핑되지만, 활성 영역에 바로 인접한 절연 산화물 영역보다는 더 무겁게 도핑된다. 본 발명의 ESDP트랜지스터의 형성과 관련한 것이 이러한 제조 공정의 일부분이다.
더 얕고, 더 빠른 장치 그리고 적합한 크기의 소오스 및 드레인 영역을 생산하기 위해, 스페이서 산화물이 장래 소오스 및 드레인 영역 및 폴리게이트 위에 약2000A0의 두께로 디포지트 된다. 따라서 스페이서 산화물은 규화물 배타 단계동안 장치의 모든 활성영역을 실제로 노출시키기 위해 에칭된다. 스페이서 산화물의 에칭은 다음의 이온 주입과 금속 디포지숀을 위해 게이트의 상부와 연계하는 소오스 및 드레인 영역을 노출시킨다. 그러나 게이트와 결합된 조립(built up)영역의 측면에서 스페이서 산화물 층은 다른 영역에서 보다 상당히 더 두껍다. 결과적으로, 에칭순서는 게이트의 측면의 적소에 실링 재료를 남긴다. 이것은 게이트-측 실링 층이 그러한 주입을 차단하고 열 전자 효과에 관하여 더 일찍 유념하기 위해 상기 공정을 통해 고정된 LDD 영역 이온 레벨을 남긴다는 점에서 연속 이온 주입에 있어서 유리하다. 또한 게이트-측 실링층은 소오스 및 드레인 영역이 되어지는 활성영역의 자기-정렬을 보증하기 위해 수단중 한 부분으로 작용한다.
실링 층 에칭 공정에 따라, N웰의 표면에서 P+농도에서 비교적 느린-확산 P형 원자와 N+농도에서 비교적 느린-확산 N형 원자는 PMOS 및 NMOS 트랜지스터 구조의 소오스 및 드레인 영역을 각각 한정하기 위해 종래의 마스크, 에칭 및 주입 순서를 이용하여 P웰의 표면에 도입한다. 그러나 주입 차단기로 작용하는 남아있는 게이트-측 실링 층 때문에 주입은 게이트에 바로 인접한 활성 영역에서 일어나지 못한다. 연계하는 어닐링은 개개의 웰에서 이미 한정된 깊이로 느린-확산 원자를 유도한다. 이 분야에 잘 알려진 제조 단계는 PMOS와 NMOS트랜지스터의 형성을 완료하기 위해 필요한 콘택 위치, 절연성 표면 영역, 및 금속 컨덕터를 제공한다.
예비적인 전도 층은 활성영역과 금속콘택의 실리콘 베이스형 층들 사이에서 평활 전이를 제공하는 규화물 층으로 확인된 금속-실리콘 결합에 의해서 한정된다. 게이트-측 실링 층의 견지에서 폴리 게이트에 근접한 규화물 층을 유지할 수 있다는 점에서 게이트의 시트 저항이 더 작아지도록 그렇게 하는 것이 중요하다. 그러나 ESD 보호 장치에서 개선시킨 안정기 저항의 앞선시도는 규화물 층을 변경시키는 비용으로 다가왔고 그에 의해 게이트 동작의 최적화를 해친다. 어쨌든 일반적인 공정 설계에서 금속을 접촉시키는 종래의 본드 패드는 입/출력 노드를 경유하여 포함하고 있는 외부회로에 트랜지스터를 결합하기 위해 형성된다.
폴리게이트를 이용하는 소오스 및 드레인 영역의 자기-정렬, 및 LDD도핑과 각별히 관련한 상기 개선된 제조 공정은 이미 주목한 방법으로 ESD문제를 해결하는 트랜지스터 장치를 형성하는데 이용될 수 있다. 그러나, 상술한 형태의 표준 제조 공정에서, ESDP능력에 악 영향을 주는 트랜지스터 동작을 강화하기 위해 취하는 단계가 있다. 특히 소오스 및 드레인 영역에 인접한 구조의 표면에 부가된 도전성 재료는 이들 영역과 결합된 저항을 감소시켜 트랜지스터의 동작 특성을 개선시킨다. 그러나 효과적인 ESD보호를 제공하기 위해 트랜지스터 구조의 인접영역사이에 직렬 저항을 제공하는 것이 중요하다. 이러한 대조 목적은 트랜지스터 동작과 ESD보호의 절충으로 귀착할 수 있다. 소오스 및 드레인에서 이온농도를 감소시킴으로써 트랜지스터 활성 영역 표면의 규화물 층의 효과를 변경시키는 시도는 ESD보호 장치에서 유리해 질 수 있다. 그러나 이러한 개선은 트랜지스터 성능의 감소에 의해 오프셋 된다.
ESD 트랜지스터에 대한 안정기 저항을 개선시키기 위한 앞선 시도는 N+주입단계 또는 N웰형성단계의 변경에 관한 것이었다. 두 예에서, 50-100Ω 정도의 만족스런 저항을 생성하기 위해 매우 큰 활성 영역을 형성하는 것이 필요하다. 활성 반도체 장치 형성과 관련된 제조의 변덕스러움은 요구하는 시트 저항과 유용한 활성 영역의 한계보다 더 작을 수 있다. N웰 또는 N+소오스/드레인 형성중에 안정기 저항을 형성하는 바람직스럽 지 못한 두가지 측면의 효과가 존재한다.
란다조(Randazzo)등에 의해 발행된 미국특허 제 5,493,142호는 ESD보호장치의 형성에 한 접근방법을 기술하고 있다. 란다조에 의한 지적한 LDD도펀트 과정은 게이트 아래 놓인 채널로의 도펀트 주입에 귀착된다. 이것은 ESD고장동안 장치의 전류 운반 능력을 반으로 줄이기 위해 결정된다. 또한 LDD는 ESD장치의 응답을 느리게 하는 최고 전기장을 감소시킨다. 그러한 제한은 바람직할 수 없다. 더욱이, 여기서 언급한 바와 같이 란다조 공정은 게이트상에 규화물 배타 마스크 에지의 배치에 대비한다. 이것은 게이트 에지에 대한 정렬로서 제어 부족의 기능으로 변할 수 있는 게이트의 시트 저항의 증가를 생성할 수 있다.
워커등에 의해 발행된 미국 특허 제 5,498,892호는 안정기 저항의 형성에 또 다른 접근 방법을 기술하고 있는바, NMOS트랜지스터의 드레인 영역의 선택된 부분은 N+마스크 단계로부터 포토레지스트에 의해 차단된다. 그러나 워커에 의해 이용된 제조 공정은 강화된 트랜지스터 동작에 필요한 규화물의 적용을 포함하고 있지 않다. 따라서 워커 안정기 레지스터 공정은 규화물의 이용을 포함하는 방법을 제시하지 못하며 다른 회로상에 규화물을 허용하는 동안 ESD장치의 드레인에서 규화물을 배제할 필요성을 제시하지 못한다.
따라서, 필요한 것은 ESD-보호 트랜지스터 세트의 '핑거'를 포함하여 충분하고 잘 제어된 저항 특성을 유지하면서 노드를 보호하는 ESD보호 장치이며, 그 결과 동작을 신뢰할 수 있다. 또한 필요한 것은 활성 영역의 전체크기로의 증가와 더불어 저항을 유지하는 보호장치이다. 또한 필요한 것은 현재의 제조공정에서 최소의 주입에 의해 제조될 수 있는 ESD보호 장치인데, 즉 여분의 마스크가 필요한다. 끝으로, 필요한 것은 기본 트랜지스터 구조의 기능적 성능의 최소한의 절충과 함께 적절한 ESD보호를 제공하는 장치이다.
본 발명의 목적은 실질적인 동시동작을 보장하기 위해 다수의 '핑거'를 가진 ESD-보호 트랜지스터 세트에서 요구되는 저항 특성들을 포함하여, 적당하며 잘 제어되는 저항 특성을 유지하면서 신뢰성 있는 방법으로 보호하는 ESD보호장치를 제공하는 것이다. 또한 본 발명의 목적은 활성영역의 전체크기로 최소한의 증가와 함께 저항을 유지하는 보호장치를 제공하는 것이다. 또한 본 발명의 목적은 현존하는 제조공정에서 최소한의 주입으로 제조될 수 있는 ESD보호 장치를 제공하는 것이다. 또한 본 발명의 목적은 기본 구조의 기능적 성능을 최소한도로 절충하여 적당한 ESD보호를 제공하는 장치를 만드는 것이다.
도1은 CMOS또는 BICMOS제조 공정의 에칭과 주입 순서에 의한 종래의 1.0 마스크의 간략화된 다이어그램도로서, CMOS N웰 한정 개구를 가진 1.0 N웰한정 마스크를 나타내는 도면.
도2는 CMOS제조 공정의 에칭과 주입 순서에 의한 종래의 2.0 마스크의 간략화된 다이어그램도로서, CMOS P웰 한정 개구를 가진 2.0 P웰한정 마스크를 나타내는 도면.
도3은 종래의 3.0마스크 에피텍셜 성장 단계의 간략화된 다이어그램도로서, CMOS 트랜지스터 구조의 역행하는 N웰과 역행하는 P웰 및 모든 웰에 인접한 채널 스톱 영역을 나타내는 도면.
도4는 4.0 마스크, 에칭, 및 격리 산화 단계의 간략화된 다이어그램도로서, 트랜지스터 구조의 확산 웰을 나타내는 도면.
도5는 종래의 5.0 마스크 필드 산화 단계의 간략화된 다이어그램도로서, CMOS 트랜지스터 구조 및 인접한 구조에 대해 프레밍 필드 산화물 영역을 나타내는 도면.
도6은 종래의 6.0 폴리 게이트 마스크 블랭킷 디포지숀 단계의 간략화된 다이어그램도로서, CMOS트랜지스터 구조 N웰 및 P웰위에 디포지트된 다결정 실리콘층을 나타내는 도면.
도7은 종래의 6.0 폴리 게이트 한정 마스크 에칭 단계의 간략화된 다이어그램도로서, 역행하는 N웰 및 역행하는 P웰 영역위에 소오스 및 드레인 영역 개구를 나타내는 도면.
도8은 종래의 7.0 N LDD마스크 주입 단계의 다이어그램도로서, NMOS트랜지트터의 소오스 및 드레인 영역에 LDD를 형성하는 균일한 도너 주입을 나타내는 도면.
도9는 9.0 규화물 배타 마스크 에칭 순서의 간략화된 다이어그램도로서, 본 발명의 새로운 ESD보호 트랜지스터 구조에 대하여 NMOS 드레인 영역에서 N LDD저항성 영역 한정 블록을 가진 새로운 규화물 배타 마스크를 나타내는 도면.
도10은 11.0 N+소오스/드레인 마스크 에칭과 주입 순서의 간략화된 다이어그램도로서, NMOS 소오스 영역과 드레인 영역 개구를 가진 소오스/드레인 마스크, 그리고 새로운 트랜지스터 구조에 대한 NMOS 드레인 영역에서 새로운 N LDD를 나타내는 도면.
도11은 12.0 콘택 한정 마스크 에칭과 디포지숀 순서의 간략화된 다이어그램도로서, 금속 블랭킷 디포지숀을 나타내는 도면.
도12는 13.0 및 14.0 금속(1) 및 금속(2) 한정 마스크의 간략화된 다이어그램도로서, 새로운 트랜지스터 드레인 영역에서 N LDD저항성 영역을 나타내는 도면.
이들 목적과 다른 목적은 본 발명에서 표준 트랜지스터 성능에 영향을 주는경우 약간 개선된 저항 특성을 갖는 트랜지스터 구조를 창출하기 위해 하나 또는 그 이상의 마스크 단계의 변경을 통해 성취된다. 바람직한 실시예에서, 본 발명은 여기서 일반적으로 기술된 제조 마스크의 변경된 버전을 이용하여 새로운 방법으로 형성된 NMOS트랜지스터의 세트이다. 제조공정에 대한 변경은 가급적 NMOS트랜지스터인 하나 또는 그이상의 트랜지스터로 형성된 개선된 ESD 보호 장치에 귀착된다. 본 발명의 새로운 ESD보호 트랜지스터는 실리콘 영역의 부가적인 최소의 양으로 저항을 증가시키는 방법으로 N LDD영역의 이용을 포함한다. 즉, 본래 연계하는 드레인 콘택 규화물 영역보다 더 큰 시트 저항을 갖는 약간-도핑된 드레인 영역의 제조공정에서 N LDD영역은 게이트에 약간의 영향을 주면서 트랜지스터의 게이트에 가깝게 유지된다.
본 발명은 이미 논의한 개선된 CMOS 및/또는 BiCMOS집적회로에 대한 제조순서로 변경된 ESD보호 구조의 제조 결합을 제공한다. 본 발명의 바람직한 실시예의 NMOS트랜지스터 구조의 제조와 관련된 공정 단계는 다음의 특정한 마스크 순서와 관련한 마스크 단계를 포함한다.
마스크 마스크 기능
1.0 역행하는 N웰 한정 마스크
2.0 역행하는 P웰/채널 스톱 한정 마스크
3.0 격리 산화물 한정 마스크
4.0 MOS활성 영역 한정 마스크
5.0 활성 스트립 마스크
6.0 폴리 게이트 한정 마스크
7.0 N LDD 마스크
9.0 규화물 배타 마스크
11.0 N+소오스/드레인 한정 마스크(NMOS)
12.0 MOS콘택 한정 마스크
13.0 금속1(M1)한정 마스크
14.0 금속2(M2)한정 마스크
다음에 강조하는 논의는 개선된 CMOS 제조에 관련한 단계에 초점을 맞추는 동안, BICMOS제조 단계는 또한 본 발명의 구조를 형성하는 데 적합할 수 있다.
이미 언급한 바와 같이, 그리고 상기한 마스크 순서와 관련하여, CMOS트랜지스터 구조의 P웰은 P형 반도체 재료의 기판에 비교적 빠른-확산 원자의 P농도를 도입하여 형성된다. N웰은 비교적 빠른 확산 원자의 N농도를 P웰에 인접한 기판에 도입하여 형성된다. 알고 있는 바와 같이, 반도체 재료는 실리콘, 게르마늄, 및 갈륨-비소를 포함하는 어떤 다양한 형태로 될 수 있다.
이미 설명한 얕은 LDD 영역의 형성은 특히 다중-트랜지스터 ESD 보호 장치의 적합한 안정을 부여할 수 있도록 충분한 시트 저항을 제공하는데 알맞다. 상기 영역과 결합된 도핑 레벨은 스퀘어당 1-2kΩ의 정도로 시트저항을 생성한다. 일반적으로 N웰 주입은 연계하는 게이트 산화물 층의 빈곳에 스퀘어 당 약5kΩ의 시트 저항을 낳는다. 상기 저항이 LDD영역과 결합된 저항 보다 현저히 더 높은 동안, ESD보호의 더 느린 턴 온이 관심 있는 어떤 순간에 이용될 수 있다. 그러나 이것은 실제 안정기 저항에서 덜 중요한 제어를 희생시켜서 되는 것과 유사하다.
본 발명은 드레인 영역(또는 다중 트랜지스터가 이용될 때 영역)이 N+주입과 보통 결합되는 것 보다 더 작은 표면 도핑 농도를 갖는 하나 또는 그이상의 부분을 갖도록 상기 요약된 제조 단계의 변경을 포함한다. 바람직하게 본 발명은 얕은 N LDD영역이 N+레벨에서 연속적으로 완전히 도핑되지 않도록 보증하기 위해 적어도 하나의 마스크 단계를 변경하는 것을 포함한다. N LDD주입은 4-8x1017원자/cc의 정도로 전하캐리어 농도 레벨에서 도핑된 P웰영역내에 얕은 LDD영역을 제공한다. N LDD도핑 농도는 트랜지스터의 드레인 영역의 시트 저항을 변경하기 위해 어느 정도 조정될 수 있다. 논의한 N형 캐리어 도핑레벨은 ESD또는 열삽입보호를 제공하는 동안 회로 동작 특성에 알맞은 값인 스퀘어 당 약 1-2kΩ의 N LDD영역 시트저항에 귀착된다.
N LDD마스크는 자기-정렬되지 않으며 채널에 인접한 영역으로 주입을 방지하기 위해 게이트보다 대신 더 크다. 특히 개발된 에지는 명확히 한정된 게이트 에지로부터 약 0.2μ떨어지는 것이 좋다. 이것은 상기 N LDD삽입이 게이트 바로 아래 채널 영역으로의 확산을 방지하기 위해 중요하다. 이러한 구별은 트랜지스터 특성을 나타내는 앞선 ESD장치에 의해 조정된 것 보다 더 많은 전류를 조정할 수 있는 ESD장치의 제조 목적을 달성하는데 있어서 중요하다.
상술한 트랜지스터 제조 단계와 관련하여, 규화물 배타 단계의 규화물 배타마스크에서 드레인 개구의 적어도 한 부분은 산화물 스페이서 층의 에칭을 차단하기 위해 마스크 된다. 따라서 드레인 영역의 적어도 한 부분위에 남아있는 산화물 스페이서 층의 최종 부분은 N LDD만의 저항성 영역을 형성하기 위해 연계하는 N+소오스 및 드레인 주입 및 규화물 단계에서 차단기로 작용한다.
공정에서 남아있는 제조 단계는 실제로 일찍이 논의한바와 동일하다. 즉, 자기-정렬된 N+주입이 일어나고, 티타늄이 디포지트되고, 규화물이 노출된 실리콘상에 형성된다. 또한 새롭게 형성된 N LDD저항성 영역위에 남아있는 산화물 층 영역 또는 영역들이 규화물 형성을 차단하기 때문에, 연계하는 규화물이 생기지 않는데, 이것은 게이트 측벽 영역에서 생기지 않는것과 마찬가지이다. 여기서 논의한 앞선ESD장치와 달리, 이 특별한 제조 단계는 장치성능을 일반적으로 개선시키는 활성영역상에 규화물 영역의 형성을 포함한다. 그러나 더 일찍이 논의한 바와 같이, 규화는 ESD장치와 결합된 안정기 레지스터의 시트 저항을 실제로 감소시킬 수 있다. 본 발명은 규화 활성 영역과 결합된 이점을 제거함이 없이 개선된 ESD보호를 제공한다.
본 발명의 증가된 저항을 가진 ESD보호 장치의 제조는 표준 공정 마스크와 여기에 이미 요약된 단계를 이용하여 완성된다. 새로운 N LDD-저항성 ESD트랜지스터 구조에 더해, 본 발명은 새로운 CMOS와, 선택적으로는 하나 또는 그 이상의 N LDD-저항성 영역을 형성하기 위해 새로운 규화물 배타를 포함하는 BICMOS 포토-한정 마스크를 포함한다.
본 발명의 이들 이점과 다른 이점은 다음의 상세한 설명과, 첨부도면 그리고 첨부된 청구항을 검토하면 명확해 질 것이다.
실시예
본 발명의 새로운 ESD보호 트랜지스터를 제조하는 방법은 도1-12에 나타낸 일련의 제조 단계와 관련하여 기술된다. 하나 또는 그 이상의 ESD보호 트랜지스터를 형성하는 데 이용되는 제조 공정은 이미 언급한 CMOS제조 단계로 집약된다. 새로운 CMOS 마스크 구조는 도 9-12에 나타내었다. 전체 CMOS트랜지스터 구조 마스크 순서는 본 발명의 개요에서 요약된 순서이다. 본 논의는 N형 LDD저항성 영역을 가진 NMOS트랜지스터의 형성에 관한 것인 반면, 도입된 상기 LDD영역은 또한 PMOS트랜지스터를 형성하는 P형 LDD영역이 될 수 있음은 당연하다. 그러나 대부분의 사례에서 NMOS트랜지스터는 입/출력 노드의 정전기 방전의 효과에 반하는 버퍼로서 보통 이용된다.
본 발명의 트랜지스터구조를 형성하는데 이용되는 제조 순서에 앞서, 초기 산화물 층(9)이 약 4000A0의 깊이로 P형 반도체 재료의 기판(10)으로부터 성장된다. 그리고 나서 산화물 포토레지스트 층은 1.0마스크를 형성하기 위해 초기 산화물 층(9)에 디포지트된다. 마스크, 에칭 및 주입 순서는 도1에 나타낸 바와 같이 역행하는 N웰 영역(11)을 형성하는데 이용된다. 인 원자와 같은 N형 원자는 역행하는 N웰 영역(11)에 N농도로 주입된다. 인의 경우에 주입은 약 4x1013이온/cm2@80keV에서 바람직하게 성취된다. 본 발명의 다른 실시예에서, 웰(12)의 형성은 생략될 수 있으며, LDD주입만으로부터 도핑은 NMOS트랜지스터 구조의 드레인의 하나 또는 그이상의 LDD저항성 영역의 시트 저항을 제공하는데 이용될 수 있다. 물론 일찍이 논의한 바와 같이 상기 실예에서 시트 저항은 N웰이 이용될 때 보다 더 높아진다.
도2를 참조하면, 2.0 마스크, 에칭 및 주입 순서는 다른 활성 구조(도시하지 않음)에 인접한 CMOS 트랜지스터 구조(13)와 채널 스톱 영역(14)의 역행하는 P웰영역(12)을 한정하고 주입하는데 이용된다. 보론 원자와 같은 P형 원자는 역행하는 P웰영역(12)과 채널 스톱 영역(14)에 P농도로 주입된다. 보론의 경우에 주입은 1.15x1014이온/cm2@120KeV로 바람직하게 성취된다. 그리고 나서 N-실리콘의 단일 결정 에피텍셜 층(15)은 블랭킷 에피텍셜 디포지숀으로 제1 집적 회로 구조 표면(16)위에 균일하게 디포지트된다. 에피텍셜 층(15)의 열적 순환의 형성에 있어서, 역행하는 N웰 영역(11)과 역행하는 P웰영역(12)은 도3에 나타낸바와 같이 어느 정도로 위에 확산한다.
격리 산화물 영역(17)은 3.0 마스크, 에칭 및 산화 성장 순서를 이용하여 CMOS트랜지스터 구조(13)둘레에서 성취된다. 격리산화물 영역(17)은 상기 위치에서 어떤 포텐셜 채널을 핀칭하는 채널 스톱 영역(14)을 만족하도록 확산한다. 또한 산화 공정은 역행하는 N웰영역(11)과 역행하는 P웰영역(12)의 상방향 확산을 야기한다. 다른 물체들간에서 3.0마스크는 게터링 작용제에 의한 인 원자의 N+농도에 의해 격리 산화물 영역(17)을 주입하는데 이용된다. 균일한 질화물 층(18)은 제1의 집적회로 구조 표면(19)을 가로질러 블랭킷 화학 증기 디포지숀으로 디포지트되는바,얇은 에피텍셜 산화물 층(20)이 형성된다.
도4를 참조하면, 4.0활성 마스크는 질화물 층(18)을 에칭하고 CMOS트랜지스터 구조의 CMOS트랜지스터 활성 영역(21)을 한정하기 위해 형성된다. 5.0마스크에서 필드산화물 개구(22)는 연계하는 산화 단계동안 CMOS트랜지스터 구조를 프레임하기 위해서 필드 산화물 영역(23)을 한정한다. 도5에 나타낸바와 같이 격리 산화물 영역(17)의 두께에 약 1000A0을 부가한 필드 산화물 영역(23)은 NMOS트랜지스터 영역으로부터 PMOS트랜지스터 영역으로 되는 얼마의 양을 격리시킨다.
5.0활성 스트립 마스크와 에칭단계에서 질화물 층(18)은 모든 표면으로부터 스트립되고 CMOS트랜지스터 활성 영역(21)은 에피텍셜 산화물 층(20)을 노출시키기 위해 개방된다. 에피텍셜 산화물 층(20)은 CMOS트랜지스터 활성 영역(21)에 얇은 게이트 산화물 층(25)을 형성하기 위해 산화단계에서 소멸된다. 도6에 나타낸바와 같이, 다음에 다결정 실리콘(폴리;26)의 블랭킷 층은 생성될 CMOS트랜지스터 구조에 대한 임계전압을 조정하는 데 필요한 도핑과 함께 약3500A0의 깊이로 모든 구조 표면에 걸쳐 화학적으로 증기-디포지트된다.
도7을 참조하면, 6.0 폴리 게이트 한정 마스크와 에칭단계는 필드 산화물 영역(23)사이에 위치된 CMOS트랜지스터 구조의 N폴리 게이트(27)와 P폴리 게이트(28)를 한정한다. 6.0폴리 게이트 한정 마스크 단계는 포토레지스트 층과 포토리소그래피 스텝퍼를 이용하여 N폴리 게이트(27)와 P폴리 게이트(28)를 한정하고, 이어서 폴리 층(26)을 에칭하고 게이트 산화물 층(25)위에 N폴리 게이트(27)와 P 폴리 게이트(28)를 뒤에 남긴다. 6.0 폴리 게이트 한정 마스크는 필드 산화물 영역(23)사이에 약간-도핑된 드레인(LDD)한정 개구(29)의 크기를 확고히 제어하는데 이용된다. 또한 이것은 N 폴리 게이트(27)와 P 폴리 게이트(28)의 자기-정렬을 제공한다.
도8에 나타낸바와 같이, 게이트 실 산화물 층(30)은 게이트 산화물 층(25), N폴리 게이트(27), 및 P 폴리 게이트(28)를 갖는 활성영역을 포함하여반도체 웨이퍼의 전체에 걸쳐 성장된다. 게이트 실 산화물 층(30)은 N 폴리 게이트(27)와 P 폴리 게이트(28)아래에 놓인 트랜지스터 채널(31)에 대해 스텐오프 또는 스페이서로 작용한다. 게이트 산화물 실 층(30)은 약1.0 미크론의 길이(L)를 갖는 높게 한정된 게이트를 제공하기 위해 약 9000C의 온도에서 게이트 상에 약400A0의 두께로 바람직하게 성장된다. 이것은 약 4.0미크론에서 약 0.6미크론 범위의 유효채널길이(Leff)에 대응한다.
도8과 관련하여, 7.0 N LDD마스크, 에칭 및 주입 순서는 P웰 영역(12)의 LDD한정 개구(29)에서 N LDD영역(32)을 한정하고 주입하는데 이용되기도 한다. 게이트 산화물 실 층(30)과 함께 7.0마스크, 필드 산화물 영역(23), 및 N폴리 게이트(27)는 N LDD영역(32)의 위치를 한정한다. 비교적 빠른 확산 인 원자는 N폴리 게이트(27)에 의해 마스크 되지 않는 CMOS 트랜지스터 활성 영역(21)의 이들 부분에 N농도로 주입된다. N LDD인 주입은 1.3x1013이온/cm2@60KeV의 레벨로 바람직하게 수행된다. 이들 파라미터의 변화는 N LDD영역(32)에서 도핑 레벨을 조정하기 위해 행하여 질 수 있으며, 계속해서 본 발명의 변경된 ESD보호 트랜지스터 구조의저항을 변화시킨다. 이러한 주입은 두 각, 즉 CMOS트랜지스터 구조의 표면에 수직으로부터 약 +70의 각과, 같은 수직으로부터 약 -70의 각에서 바람직하게 수행된다.
게이트 산화물 층(25)과 게이트 산화물 실 층(30)을 통하여, P웰(12)표면으로의 N LDD영역(32)의 주입은 실링된 폴리 게이트(27)에 의해 야기된 새도윙 효과를 제거하기 위해 소정 각과 2배의 도즈량으로 행해진다. 이런방법으로, 트랜지스터 활성 영역의 일부는 약간 도핑되고 이에 의해 열전자 효과를 감소시키기 위해 트랜지스터 소오스 영역(33)으로부터 게이트 채널 영역(31)을 통해 트랜지스터 드레인 영역(34)으로 점진적인 전이를 제공한다. 7.0 N LDD 마스크는 게이트(27)아래의 채널에 바로 인접한 영역에서 N LDD도펀트의 도입을 배제시키기 위해 설계된다. 언급한 바와 같이, 이 영역에서 N LDD의 생략은 장치의 전류 조정 능력을 증진시킨다.
약 10000C에서 어닐링은 P웰 영역(12)내에 약 1500-2000A0의 깊이로 N LDD주입을 유도한다. 이러한 유도는 아주 깊지만, P웰 영역(12)아래 놓이는 것보다 훨씬 더 얕다. 더욱이 LDD영역(32)은 변화될 수 있는 농도로 도핑 된다. N LDD주입 단계에 따라, P LDD주입은 N웰 영역(11)에서 수행된다. 특히, P형 이온은 NMOS트랜지스터 형성과 관련하여 상술한 열전자 보호의 동일 종류를 개발하기 위해 N웰 영역으로 주입된다. 8.0 P LDD마스크 단계의 상세한 설명은 여기서 기술하지 않을 것이다. 그러나 본 발명의 전체 구조중 NMOS 부분에 대해 행해진 변경과 관련한 단계를 취하고 이들을 두 포텐셜 레일 중 더 높은 보호와 관련한 PMOS 부분에 적용할 수있음은 당연하다. 그리고 나서 본 발명의 ESD저항성 영역을 한정하는데 이용되는 스페이서 산화물은 약2000A0의 깊이로 모든 활성 영역 위에서 성장된다. 연계하는 이온 주입의 깊이를 한정하는 것은 이러한 스페이서 산화물이다.
앞선 제조 공정과 본 발명의 새로운 ESD보호 트랜지스터의 형성과 관련한 변경은 이미 논의한 규화물 배타와 관련된 9.0 규화물 배타 마스크 및 단계들에 관련하여 일어난다. 도9에 나타낸바와 같이 새로운 마스크, 주입 및 에칭 순서는 드레인 영역(34)의 N LDD영역(32)위에 적어도 하나의 새로운 보호 실링 층을 한정하기 위해 이용된다. 이것은 영역(101)아래의 산화물 스페이서 층(102)의 에칭을 방지하기 위해 하나 또는 그이상의 드레인 차단 영역(101)을 8.0마스크에 도입하여 성취된다. 상기 차단 영역(101)은 저항성 구조에 대한 ESDP요구조건의 역할로서 선택할 수 있음은 당연하다.
마스크 개구(102a)를 통해 발생하는 반도체 재료의 연속 에칭은 도10에 나타낸바와 같이 선행기술의 게이트-측 스페이서 층(103)과 새로운 주입 차단 산화물 층(100)을 제외하고 산화물 스페이서 층(102)을 사실상 제거한다. 부가적으로, 여기에 도시한 산화물 스페이서 층(102)의 제거는 연속 이온 주입과 규화를 발생할 수 있는 개구를 제공한다.
새로운 규화물 배타 단계에 따라, CMOS또는 BiCMOS제조 공정에서 10.0P+소오스/드레인 한정 마스크 단계는 PMOS트랜지스터를 개발하기 위해 N웰 영역으로 P형 이온을 주입하는데 이용된다. 그러나 이것은 본 발명의 전체 구조의 NMOS부분에 대해 행해진 변경과 관련한 단계를 취할 수 있으며 이들을 두 포텐셜 레일중 더 높은 보호와 관련한 PMOS부분에 적용할 수 있다.
본 발명의 바람직한 NMOS트랜지스터 설계의 상세한 설명을 위하여, 상기 구조와 관련한 이들 단계가 여기에 상세히 기술될 것이다. 특히 도10과 관련하여 나타낸바와 같이, 11.0N+소오스/드레인 한정 마스크, 에칭 및 주입 순서는 NMOS트랜지스터의 NMOS 소오스 영역(33)과 NMOS드레인 영역(34)을 한정하고 주입하기 위해 이용된다. 본 발명의 바람직한 실시예에서, 느린-확산 비소 원자는 7.0x1015이온/cm2@100KeV의 농도에서 11.0마스크를 통해 주입된다. 11.0마스크는 NMOS소오스 영역(33)과 NMOS드레인 영역(34)의 형성을 부여할 수 있도록 개구(41)를 포함한다. 10.0마스크의 변경된 소오스 및 드레인 마스크, 에칭 및 주입순서에 따라, 저온 산화물 층(LTO;42)이 도11에 나타낸바와 같이 모든 표면에 걸쳐 디포지트 된다.
12.0 콘택 한정 마스크 및 에칭 순서는 소오스 영역(33)과 드레인 영역(34)에 대응하는 MOS금속 콘택 영역(43)위에서 LTO(42)를 제거한다. 도11에 나타낸바와 같이, CMOS금속 콘택 영역(43)은 모든 표면에 걸쳐 내화성의 금속 블랭킷(56)을 형성하기 위해서 티타늄 또는 플라티늄, 또는 알루미늄, 티타늄, 몰리브데늄과 같은 어떤 다른 적절한 금속의 블랭킷 디포지션 후에 바람직하게 형성된다. 블랭킷 디포지션과 침전후에 '비규화된(unsilicided)' 모든 금속이 실링 층(100 및 103)상에서 콘택영역에 금속-규화물 혼합물(105)을 남기고, CMOS콘택 영역(43)과 게이트 콘택영역(65)을 포함하면서 그와같이 제거된다. 차단 실링 층(100)은 ESD보호 트랜지스터 구조에서 요구되는 저항을 제공하는 LDD저항성 영역(104)의 적소에 남는다. 공정에서 마지막 관련된 단계는 도11 및 도12에 나타내었고 제1 금속 1(M1)층(58), 바람직하게는 티타늄/텅스텐 및 알루미늄/구리와 같은 적합한 금속 결합을 디포지팅하는 13.0M1한정 마스크 순서를 포함한다. 연속 마스크 단계에서 제2금속 층(68)은 14.0 M2마스크와 디포지션 순서를 이용하여 디포지트되고 한정된다. 끝으로 본드 패드는 한정되고, 에칭되어 형성된다.
본 발명은 신뢰성 있는 ESD(정전기 방전)보호 장치를 제공함으로써, 활성영역의 전체크기로 최소한의 증가와 함께 저항을 유지하고, 현재의 제조공정에서 최소한의 주입으로 제조가 가능하며, 또한 기본구조의 기능적 성능을 최소한도로 절충하여 제조가 가능하게 한다.
본 발명은 특정한 실시예와 관련하여 기술하고 있는 한편, 다음 청구항의 범위내에서 모든 변경 및 등가물을 포함하고 있음을 의도하고 있다.

Claims (12)

  1. 트랜스터 구조의 제어 노드에 인접한 상기 트랜지스터 구조의 활성영역에 형성된 하나 또는 그 이상의 저항성 영역을 구비하는 규화된 트랜지스터 구조를 포함하고, 상기 하나 또는 그 이상의 저항성 영역이 상기 활성 영역의 도전율 보다 더 작은 도전율을 가지며, 상기 하나 또는 그이상의 저항성 영역중 한 영역은 상기 제어 노드아래에 놓인 영역에 바로 인접하고 있지 않는 것을 특징으로 하는 ESD보호 장치.
  2. 제1항에 있어서,
    상기 트랜지스터 구조는 하나 또는 그 이상의 NMOS트랜지스터를 구비하고, 상기 하나 또는 그이상의 저항성 영역은 상기 하나 또는 그이상의 NMOS트랜지스터 각각의 드레인 영역내에 형성되는 것을 특징으로 하는 ESD보호장치.
  3. 제2항에 있어서,
    상기 각각의 저항성 영역은 스퀘어 당 약 1-2 kΩ의 시트 저항을 갖는 것을 특징으로 하는 ESD보호 장치.
  4. 트랜지스터 구조로 형성된 ESD보호 장치를 제조하는 방법에 있어서,
    a. 반도체 기판상에 제1 도전율 형태의 반도체 재료의 에피텍셜 층을 형성하는 단계;
    b. 상기 에피텍셜 층에 제2 도전율 형태의 역행하는 웰을 형성하는 단계;
    c. 상기 역행하는 웰의 표면에 상기 제2 도전율 형태의 저-밀도 드레인 영역을 형성하는 단계를 포함하고, 상기 저-밀도 드레인 영역은 상기 트랜지스터 구조의 채널영역에 인접한 상기 에피텍셜 층의 영역으로부터 제거되고;
    d. 상기 저-밀도 드레인 영역의 표면상에서 스페이서 산화물의 일부를 제거하고, 상기 저-밀도 드레인 영역의 상기 표면상에 하나 또는 그 이상의 드레인 차단 영역을 남게하는 단계; 및
    e. 상기 드레인 영역이 상기 실링 층의 나머지 부분아래에 형성되지 않도록 상기 저-밀도 드레인 영역의 노출된 부분에 상기 제2 도전율 형태의 드레인 영역을 형성하는 단계를 포함하고, 상기 드레인 영역의 전하 캐리어 농도는 상기 저-밀도 드레인 영역의 전하 캐리어 농도보다 더 높은 것을 특징으로 하는 ESD보호 장치 제조 방법.
  5. 제4항에 있어서,
    상기 스페이서 산화물의 일부를 제거하는 단계는 상기 트랜지스터 구조의 제어 노드 영역에 바로 인접한 상기 저-밀도 드레인 영역의 노출된 표면의 일부를 남게하는 단계를 포함하는 것을 특징으로 하는 ESD보호 장치 제조 방법.
  6. 제4항에 있어서,
    상기 청구한 방법에 의해 제조된 생산품.
  7. 제4항에 있어서,
    상기 ESD보호 장치를 만들기 위해 결합으로 상기 다수의 트랜지스터 구조를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 ESD보호 장치 제조 방법.
  8. 트랜지스터 구조로 형성된 ESD보호 장치를 제조하는 방법에 있어서,
    a. 반도체 기판상에 제1 도전율 형태의 반도체 재료의 에피텍셜 층을 형성하는 단계;
    b. 상기 에피텍셜 층의 표면에 제2 도전율 형태의 저-밀도 드레인 영역을 형성하는 단계를 포함하고, 상기 저-밀도 드레인 영역은 상기 트랜지스터 구조의 채널 영역에 인접한 상기 에피텍셜 층의 영역으로부터 제거되고;
    c. 상기 저-밀도 드레인 영역의 표면상에서 스페이서 산화물의 일부를 제거하고, 상기 저-밀도 드레인 영역의 상기 표면상에 하나 또는 그 이상의 드레인 차단 영역을 남게하는 단계; 및
    e. 상기 드레인 영역이 상기 스페이서 산화물의 나머지 부분아래에 형성되지 않도록 상기 저-밀도 드레인 영역의 노출된 부분에 상기 제2 도전율 형태의 드레인 영역을 형성하는 단계를 포함하고, 상기 드레인 영역의 전하 캐리어 농도는 상기 저-밀도 드레인 영역의 전하 캐리어 농도보다 더 높은 것을 특징으로 하는 ESD보호 장치 제조 방법.
  9. 제8항에 있어서,
    상기 스페이서 산화물의 일부를 제거하는 단계는 상기 트랜지스터 구조의 제어 노드 영역에 바로 인접한 상기 저-밀도 드레인 영역의 노출된 표면의 부분을 남게하는 단계를 포함하는 것을 특징으로 하는 ESD보호 장치 제조 방법.
  10. 제8항에 있어서,
    상기 청구한 방법에 의해 제조된 생산품.
  11. 제8항에 있어서,
    상기 ESD보호 장치를 만들기 위해 결합으로 상기 다수의 트랜지스터 구조를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 ESD보호 장치 제조 방법.
  12. ESD보호 장치를 형성하기 위한 포토한정 마스크 세트에 있어서,
    상기 ESD보호 장치는 하나 또는 그이상의 NMOS트랜지스터 구조를 구비하고, 상기 개개의 트랜지스터 구조는 이구조의 드레인 영역내에 하나 또는 그이상의 저항성 영역을 구비하고, 상기 개개의 저항성 영역은 상기 드레인 영역의 도전성 영역에 직렬로 연결되고, 상기 마스크 세트는 선택된 부분에서 상기 실링 층의 제거를 방지하기 위해 활성 영역 위의 스페이서 산화물과 상기 드레인 영역 위의 하나 또는 그 이상의 차단영역을 제거하기 위한 개구를 구비하는 규화물 배타 마스크를포함하는 것을 특징으로 하는 포토 레지스트 마스크 세트.
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