KR100310405B1 - 이득제어증폭기및그제어방법 - Google Patents

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Abstract

거의 미세한 직선성의 이득 조정이 제어 신호의 논리에 의해 구현될 수 있고, 단순한 회로 구성을 갖는 이득 제어 증폭기를 제공하기 위해, 이득 조정 증폭기는, 종속 접속된 복수의 차동 증폭기(E1내지 En)와, 차동 증폭기(E1내지 En)의 각각에 공급되는 각 에미터 전류의 곱을 이진 제어 신호의 논리에 의해 제어하는 전류 조정기(100)를 구비한다. 전류 조정기(100)는 전류 미러 회로를 가지며, 여기서 각 바이폴라 트랜지스터(Q0내지 Qn, Qc1내지 Qcm)의 에미터는 MOS 트랜지스터(M0내지 Mn, Mc1내지 Mcm)를 통해 그라운드에 접속되고, MOS 트랜지스터의 온 저항비는, 에미터 전류의 정확한 제어를 실현하기 위해, 바이폴라 트랜지스터의 에미터 면적비와 반비례가 되도록 설계된다.

Description

이득 제어 증폭기 및 그 제어 방법
본 발명은 MOS (Metal Oxide Semiconductor) 트랜지스터 특성과 바이폴라 트랜지스터의 전달 특성을 이용한 이득 제어 증폭기 및 그 제어 방법에 관한 것이다.
도 6은 MOS 트랜지스터의 스위칭 특성과 바이폴라 트랜지스터의 전달 특성을 이용한 종래의 이득 제어 증폭기의 일예를 도시하는 회로도이며, 이 이득 제어 증폭기는, 그 각각이 가출원 제96-139531호로서 일본 특허 공개 공보에 개시된 회로 구성을 갖는, 복수단(n단: n은 1이상의 정수)이 종속 접속된 차동 증폭기(E1내지 En)를 가지고 있다.
도 6에 있어서, 각 차동 증폭기, 예컨대 제 1 차동 증폭기(E1)는 정전류원(I1)에 공통으로 접속된 에미터와, 1쌍의 제 1 저항기(R11), 1쌍의 제 2 저항기(R12), 및 1쌍의 MOS 트랜지스터(M1,M2)를 갖는 1쌍의 차동 바이폴라 트랜지스터(Q1,Q2)로 이루어진다. 제 1 저항기(R11)의 각각과 제 2 저항기(R12)의 각각은 전원(VCC)과 차동 바이폴라 트랜지스터(Q1,Q2)의 각각의 컬렉터간에 직렬 접속된다. MOS 트랜지스터(M1,M2)의 각각은 제 1 저항기(R11)의 각각에 병렬 접속되고 MOS 트랜지스터(M1,M2)의 게이트는 제 1 제어 신호(CTL1)에 의해 공통으로 제어된다.
MOS 트랜지스터(M1,M2)가 OFF 로 전환되는 경우, 제 1 차동 증폭기(E1)의 증폭 계수(A1)는 각각 하기의 식으로 표현되고,
A1= q × I1× (R11+ R12) / 2kT
MOS 트랜지스터(M1,M2)가 ON 으로 전환되는 경우는 하기의 식으로 표현된다.
A1= q × I1× (R11+ R0) / 2kT
여기서, q, k, T, I1, R11, R12및 R0은 각각 전자의 전하량, 볼트만 상수, 절대 온도, 정전류원(I1) 및 제 1 저항기(R11)와 제 2 저항기(R12)의 값, 및 제 1 저항기(R11)와 MOS 트랜지스터(M1,M2)의 온 저항의 각각의 병렬 접속을 나타낸다.
그러므로, MOS 트랜지스터(M1,M2)의 온/오프를 제 1 제어 신호(CTL1)에 의해 제어하는 것에 의해, 제 1 차동 증폭기(E1)의 이득, 또는 증폭 계수(A1)가 변경될 수 있고, 어떤 방법에서는, n-1 단의 차동 증폭기(E2내지 En)의 이득의 각각을 제 2 내지 제 n 의 제어 신호(CTL2내지CTLn)의 각각에 대응하는 논리를 변경하는 것에 의해 제어할 수 있다.
따라서, n단의 차동 증폭기(E1내지 En)의 증폭 계수의 각각의 곱에 의해 주어지는 도 6의 종래 이득 제어 증폭기의 총 이득(A)은 n개의 제어 신호(CTL1내지CTLn)의 논리에 따라 멀티-스텝에서 제어될 수 있다.
그러나, 위의 수학식(2)에서 알 수 있듯이, 각 차동 증폭기(E1내지 En)의 증폭 계수는 MOS 트랜지스터의 온 저항의 절대값의 함수이며, 도 1의 종래의 이득 제어 증폭기에서, MOS 트랜지스터의 온 저항은 그것의 확산 공정에서의 변화에 쉽게 영향을 받고 동작 온도에 의존하고 있다.
따라서, 그 이득(dB;데시벨)을 거의 직선으로, 즉 지수함수의 변화와 같이, 제어할 수 있는 멀티-스텝 이득 제어 증폭기를 얻는 것이 곤란하다.
따라서, 본 발명의 주목적은 충분한 정도의 미세한 직선성의 이득 제어가 이진 신호의 논리에 의해 구현될 수 있는 단순한 회로 구성의 이득 제어 증폭기를 제공하는 것이다.
도 1은 본 발명의 일실시예에 의한 이득 제어 증폭기를 설명하는 블록도.
도 2는 도 1의 전류 조정기(100)의 회로 구성을 설명하는 부분 회로도.
도 3은 도 1의 실시예에 의한 이득 제어 증폭기의 구체예를 설명하는 회로도.
도 4는 도 3의 회로에 따라 제조된 이득 제어 증폭기로부터 얻어지는 제어 신호의 논리에 따른 증폭도의 부분을 설명하는 테이블 챠트.
도 5는 조정 스텝에 의한 도 3의 예로부터 얻어지는 이득의 직선 증가를 표현하는 그래픽도.
도 6은 MOS 트랜지스터의 스위칭 특성과 바이폴라 트랜지스터의 전달 특성을 이용하는 종래의 이득 제어 증폭기의 예를 설명하는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 전류 조정기 E1내지 En: 차동 증폭기
I1 내지 In : 정전류
상기 목적을 달성하기 위해, 본 발명의 이득 제어 증폭기는:
종속 접속된 복수의 차동 증폭기로서, 차동 증폭기 각각은 에미터가 공통으로 접속된 1쌍의 바이폴라 트랜지스터를 구비하는 복수의 차동 증폭기, 및
상기 각 차동 증폭기의 공통 접속된 에미터에 전류를 공급하는 출력 단자를 갖는 전류 조정기로서, 상기 에미터 전류의 곱은 상기 전류 조정기에 공급되는 이진 제어 신호의 1세트의 논리 레벨에 의해 제어되는 전류 조정기를 구비한다.
따라서, 각각의 에미터 전류가 이진 제어 신호의 각각의 논리에 따라 서로 다른 비율로 증배되도록 구성하는 것에 의해, 이득 제어 증폭기의 이득은 넓은 범위에서 소망의 미세한 스텝으로 제어될 수 있다.
예컨대, i 번째의 이진 제어 신호가 HIGH 논리 레벨로 전환되면, 에미터 전류 중 한 전류를 기하급수(geometric series)의 2i-1요소에 의하여 대략 증배되도록 배열하여, 이득이 dB으 ㅣ단위에서 준 직선적으로 제어될 수 있으며, 여기서 i는 양의 정수이다.
그러한 충분한 정도의 높은 직선성에서 조정 가능한 이득 제어 증폭기를 구현하기 위해, 예컨대, 전류 미러 회로를 갖는 전류 조정기는:
온(ON)으로 제어된 입력MOS(Metal Oxide Semiconductor) 트랜지스터를 통해 그라운드에 접속되는 에미터를 가지며, 정전류가 인가되는 입력 바이폴라 트랜지스터와,
복수의 출력 바이폴라 트랜지스터로서, 각 출력 바이폴라 트랜지스터는 상기 전류 조정기의 대응하는 출력 단자에 접속되는 컬렉터, 상기 입력 바이폴라 트랜지스터의 베이스에 접속된 베이스, 및 온(ON)으로 제어된 MOS 트랜지스터를 통해 그라운드에 접속되는 에미터를 가지며, 상기 입력 MOS 트랜지스터에 대한 상기 각각의 MOS 트랜지스터의 온 저항비는 상기 입력 바이폴라 트랜지스터에 대한 상기 각각의 출력 바이폴라 트랜지스터의 에미터 면적비와 반비례가 되도록 설계되는, 복수의 출력 바이폴라 트랜지스터와,
복수의 제어 바이폴라 트랜지스터로서, 각 제어 바이폴라 트랜지스터는 상기 전류 조정기의 대응하는 출력 단자에 접속되는 컬렉터, 상기 입력 바이폴라 트랜지스터의 베이스에 접속되는 베이스, 및 각각의 제어 MOS 트랜지스터를 통해 그라운드에 접속되는 에미터를 가지며, 상기 입력 MOS 트랜지스터에 대한 상기 각각의 제어 MOS 트랜지스터의 온 저항비는 상기 입력 바이폴라 트랜지스터에 대한 상기 각각의 제어 바이폴라 트랜지스터의 에미터 면적비와 반비례가 되도록 설계되고, 상기 제어 MOS 트랜지스터 각각은 이진 제어 신호 중 하나의 논리레벨에 따라서 스위칭되는, 복수의 제어 바이폴라 트랜지스터를 구비한다.
따라서, 상기 MOS 트랜지스터간의 온 저항비는 그들의 제조 공정에서 영향을 적게 받기 때문에, 온 저항의 자체의 절대값이 영향을 받을 수 있더라도 에미터 전류의 각각은 정확하게 조정될 수 있도록 설계될 수 있다.
이하에서는 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 의한 이득 제어 증폭기의 일실시예를 설명하는 블록도이며, n종속 접속된 n 단의 차동 증폭기(E1내지 En)와, n 단의 차동 증폭기(E1내지 En)의 각각의 에미터에 흐르는 에미터 전류(I1내지 In)를 조정하는 전류 조정기(100)를 포함한다.
E1내지 En의 각 차동 증폭기, 예컨대 i 단의 차동 증폭기(Ei)는 전류 조정기(100)의 i 출력 단자에 공통 접속된 에미터를 갖는 1쌍의 차동 바이폴라 트랜지스터(Q1i과 Q2i), 및 바이폴라 트랜지스터(Q1i과 Q2i)의 컬렉터의 각각을 전원(Vcc)에 각각 접속하는 동일한 저항값의 1쌍의 저항기(Ri)로 이루어져 있다.
1쌍의 바이폴라 트랜지스터(Q11과 Q12)의 베이스는 상보형 입력 단자(IN1과 IN2)에 접속되어 있다. 각 i 단의 차동 증폭기(Ei)(i=2,...,n)의 1쌍의 바이폴라 트랜지스터(Q1i과 Q2i)의 베이스는 선행하는 차동 증폭기(Ei-1)의 1쌍의 바이폴라 트랜지스터(Q1(i-1)과 Q2(i-1))의 컬렉터에 접속되어 있다. n 단의 차동 증폭기(En)의 1쌍의 바이폴라 트랜지스터(Q1n과 Q2n)의 컬렉터는 상보형 출력 단자(OUT1과 OUT2)에 접속되어 있다.
수학식(1)과 (2)에 의해 표현된 바와같이, 각 차동 증폭기의 증폭 계수는 각 차동 증폭기의 에미터에 공급되는 전류에 비례하여 변동되고, 따라서 도 1의 이득 제어 증폭기에 있어서 이득 제어는 n 단의 차동 증폭기의 에미터에 공급되는 에미터 전류(I1내지 In)의 전류 값을 전류 조정기(100)로 조정하는 것에 의해 구현된다.
도 2는 도 1의 전류 조정기의 회로 구성을 설명하는 부분 회로도이다.
도 2를 참조하면, 전류 조정기(100)는 입력 바이폴라 트랜지스터(Q0), n 개의 출력 바이폴라 트랜지스터(Q1내지 Qn), 및 m 개의 제어 바이폴라 트랜지스터(Qc1내지 Qcm)(m 은 1이상의 정수)로 이루어져 있다.
바이폴라 트랜지스터(Q0내지 Qn)과 (Qc1내지 Qcm)의 각 에미터는 MOS 트랜지스터(M0내지 Mn)과 (Mc1내지 Mcm)의 각각을 통해 그라운드(GND)에 각각 접속되어 있다.
정전류(I0)는 입력 바이폴라 트랜지스터(Q0)의 컬렉터-베이스 접속에 공급된다.
n 개의 출력 바이폴라 트랜지스터(Q1내지 Qn)와 m 개의 제어 바이폴라 트랜지스터(Qc1내지 Qcm)의 베이스는 입력 바이폴라 트랜지스터(Q0)의 베이스에 접속되어 있다.
그러므로, n 개의 출력 바이폴라 트랜지스터(Q1내지 Qn)와 m 개의 제어 바이폴라 트랜지스터(Qc1내지 Qcm)의 각각은, MOS 트랜지스터(M0내지 Mm)과 (Mc1내지 Mcm)의 각각이 ON 으로 전환되는 때에, 입력 바이폴라 트랜지스터(Q0)의 컬렉터 전류에 비례하여 전류를 제공하는 커런트 미러 회로의 출력 트랜지스터로서 기능한다.
n 개의 출력 바이폴라 트랜지스터(Q1내지 Qn)의 컬렉터의 각각은 n 개의 에미터 전류(I1내지 In)의 각각을 n 단의 차동 증폭기(E1내지 En)의 각각에 공급되도록 출력하기 위한 전류 조정기(100)의 출력 단자의 각각에 접속되어 있고, 어떤 출력 단자는 m 개의 출력 제어 바이폴라 트랜지스터(Qc1내지 Qcm)의 1개이상의 컬렉터에 추가로 접속되어 있다.
입력 트랜지스터(Q0)와 n 개의 출력 바이폴라 트랜지스터(Q1내지 Qn)에 접속되어 있는 MOS 트랜지스터(M0내지 Mm)의 게이트는 전원(Vcc)에 접속되고, MOS 트랜지스터(Mc1내지 Mcm)의 각 게이트는 제어 단자(CTL1내지 CTLm)에 접속되어 있다.
따라서, 제어 단자(CTL1내지 CTLm)에 공급될 이진 제어 신호의 논리 세트를 변경하는 것에 의해, n 단의 차동 증폭기의 에미터에 흐르는 에미터 전류(I1내지 In)의 각각과, 그 결과로서, 도 1의 이득 제어 증폭기의 전체 이득을 정의하는 n단의 차동 증폭기에 흐르는 에미터 전류(I1내지 In)의 전류 값의 곱이 조정될 수 있다.
또한, MOS 트랜지스터(M0내지 Mm)와 MSO 트랜지스터(Mc1내지 Mcm)의 각각의 온 저항비를 입력, 출력, 및 제어 바이폴라 트랜지스터(Q0내지 Qn)과 (Qc1내지 Qcm)의 각각의 에미터 면적비에 반비례가 되도록 설계하는 것에 의해, 정전류(I0)에 대한 n 단의 차동 증폭기의 에미터에 흐르는 에미터 전류(I1내지 In)의 전류 값은, MOS 트랜지스터의 온 저항비가 그들의 제조 공정에 의해 영향을 적게 받기 때문에, 온 저항 자체의 절대 값이 영향을 받을 수 있어도, 도 6의 종래 이득 제어 증폭기의 부하 저항비 보다 매우 정확하게 설계될 수 있다.
또한, 그것에 의해 MOS 트랜지스터의 온 저항비를 설계하면, 바이폴라 트랜지스터의 베이스-에미터 전압/컬렉터 전류의 특성의 변화의 영향이 감소될 수 있다.
따라서, 본 발명에 따르면, 입력, 출력, 및 제어 바이폴라 트랜지스터(Q0내지 Qn)과 (Qc1내지 Qcm)의 에미터 면적비를 그들의 각각의 MOS 트랜지스터(M0내지 Mm)과 (Mc1내지 Mcm)의 온 저항비와 함께 근사적으로 설계하는 것에 의해, 그 전체 이득이 2m스텝에 의해 제어될 수 있는 이득 제어 증폭기가 소망되는 미세 정도와 충분한 정확도에서 구현될 수 있다.
지금까지, 전류 조정기(100)의 각 1개의 출력 단자는 각 1개의 출력 바이폴라 트랜지스터에 대응하는 것으로 설명하였고, 각 1개의 제어 바이폴라 트랜지스터는 각 1개의 이진 제어 신호에 대응하는 것으로 설명하였다, 그러나, 어떠한 출력 바이폴라 트랜지스터와 제어 바이폴라 트랜지스터 중 1개의 트랜지스터라도 1개 이상의 바이폴라 트랜지스터로 대체될 수 있으며, 그 각각은 소망의 에미터 면적을 얻기 위해 적절한 MOS 트랜지스터와 결합되어 쌍을 이룬다.
이하의 설명에서는 위의 실시예의 구체예를 설명한다.
도 3은 도 1의 실시예의 이득 제어 증폭기의 구체예를 설명하는 회로도이며, 여기서는 거의 직선의 64개 스텝에서 약 24 dB(27.3 dB 내지 50.9 dB)의 이득 조정폭이 0.94 내지 1.17의 직선성 오차와 단순한 면적/온 저항의 비를 갖는 바이폴라 트랜지스터와 MOS 트랜지스터를 이용한 단순한 회로 구성에서 구현되고 있다.
그러한 제어 스텝을 구현하기 위해, 전류 조정기(100)의 에미터 면적비는, i번째 제어 단자(CTLi)에 공급되는 i번째 이진 제어 신호가 하이 논리 레벨이 되면 기하급수의 i 번째 요소(즉, a2i-1, a 는 정수)에 의해, 첫번째부터 n번째까지의 에미터 전류(Ii내지 In)중 일 전류가 근사적으로 증배되도록 조정된다.
도 3을 참조하면, 입력 바이폴라 트랜지스터(Q0), 6개의 출력 바이폴라 트랜지스터(Q1내지 Q6) 및 6개의 제어 바이폴라 트랜지스터(Qc1내지 Qc62)는 전류 미러를 구성하며, 그 각각은 MOS 트랜지스터(M0내지 M6)와 (Mc1내지 Mc6)의 각각을 통해 그라운드(GND)에 접속되어 있고, MOS 트랜지스터(M0내지 M6)의 게이트는 전원(Vcc)에 접속되고, 한편 MOS 트랜지스터(Mc1내지 Mc6)의 게이트는 도 2와 관련하여 설명한 바와 동일한 방식으로 각각의 제어 단자(CTL1내지 CTL6)에 접속되어 있다.
본 실시예에서는, 6 개의 출력 바이폴라 트랜지스터(Q1내지 Q6)와 6 개의 제어 바이폴라 트랜지스터(Qc1내지 Qc62)의 각각의 에미터 면적비와 그들의 각각의 온 저항비를 입력 바이폴라 트랜지스터(Q0)의 에미터 면적비 및 각각의 MOS 트랜지스터(M0)의 온 저항비에 대해 아래와 같이 설정하고, 이하에 열거된 출력 전류를 결정하고 있다.
따라서, 도 3의 이득 제어 증폭기의 전체 이득을 정의하는 6개의 에미터 전류의 곱은 제어 단자(CTL1내지 CTL6)의 각각에 공급되는 이진 제어 신호를 각각 변환하는 것에 의해 다음과 같이 증배된다.
CTL1: × 42/40
CTL2: × 44/40
CTL3: × 24/40
CTL4: × 26/40
CTL5: × 40/20
CTL6: × 42/10
그래서, { Low, Low, Low, Low, Low, Low}로부터 { High, High, High, High, High, High}로 이진 제어 신호의 논리를 변경하는 것에 의해, 도 1의 이득 제어 증폭기의 전체 이득(dB)은 도 4에 도시된 바와같이 64개 스텝에서 거의 직선으로 조정될 수 있다.
도 4는 도 3의 회로에 의해 제조된 이득 제어 증폭기로부터 얻어지는 이진 제어 신호의 논리에 따른 증폭도의 부분을 설명하는 테이블 챠트이고, 도 5는 조정 스텝에 의한 이득의 직선 증가를 나타내는 그래픽도이다.
도 4와 도 5에 도시된 바와같이, 충분한 미세 스텝에서의 이득 조정은 본 발명의 실시예의 단순한 회로 구성에 의해 거의 직선상에서 구현된다.

Claims (3)

  1. 종속 접속된 복수의 차동 증폭기로서, 차동 증폭기 각각은 에미터가 공통 접속된 1쌍의 바이폴라 트랜지스터를 갖는 복수의 차동 증폭기, 및
    상기 차동 증폭기의 공통 접속된 에미터에 각각 전류를 공급하는 출력 단자를 갖는 전류 조정기로서, 상기 에미터 전류의 곱은 상기 전류 조정기에 공급되는 이진 제어 신호의 1세트의 논리 레벨에 의해 제어되는 전류 조정기를 구비하고,
    상기 전류 조정기가,
    ⅰ)온(ON)으로 제어된 입력 MOS(Metal Oxide Semiconductor) 트랜지스터를 통해 그라운드에 접속되는 에미터를 가지며, 정전류가 인가되는 입력 바이폴라 트랜지스터;
    ⅱ)복수의 출력 바이폴라 트랜지스터로서, 각 출력 바이폴라 트랜지스터는 상기 전류 조정기의 대응하는 출력 단자에 접속되는 컬렉터, 상기 입력 바이폴라 트랜지스터의 베이스에 접속된 베이스, 및 온(ON)으로 제어된 각각의 MOS 트랜지스터를 통해 그라운드에 접속되는 에미터를 가지며, 상기 입력 MOS 트랜지스터에 대한 상기 각각의 MOS 트랜지스터의 온 저항비는 상기 입력 바이폴라 트랜지스터에 대한 상기 각각의 출력 바이폴라 트랜지스터의 에미터 면적비와 반비례가 되도록 설계되는, 복수의 출력 바이폴라 트랜지스터; 및
    ⅲ)복수의 제어 바이폴라 트랜지스터로서, 각 제어 바이폴라 트랜지스터는 상기 전류 조정기의 대응하는 출력 단자에 접속되는 컬렉터, 상기 입력 바이폴라 트랜지스터의 베이스에 접속되는 베이스, 및 각각의 제어 MOS 트랜지스터를 통해 그라운드에 접속되는 에미터를 가지며, 상기 입력 MOS 트랜지스터에 대한 상기 각각의 제어 MOS 트랜지스터의 온 저항비는 상기 입력 바이폴라 트랜지스터에 대한 상기 각각의 제어 바이폴라 트랜지스터의 에미터 면적비와 반비례가 되도록 설계되고, 상기 제어 MOS 트랜지스터 각각은 이진 제어 신호 중 하나의 논리 레벨에 따라서 스위칭되는 복수의 제어 바이폴라 트랜지스터를 구비하는
    이득 제어 증폭기
  2. 제 1 항에 있어서, 상기 에미터 전류의 각각은 상기 대응하는 이진 제어 신호의 논리 레벨에 따라서 서로 다른 비로 증배되는 이득 제어 증폭기
  3. 제 2 항에 있어서, 상기 에미터 전류 중 한 전류가 상기 이진 제어 신호의 i번째 요소가 하이(HIGH) 논리 레벨로 스위칭되면, 기하급수(geometric series)의 2i-1번째 요소에 의하여 근사적으로 증배되고, 여기서 i는 양의 정수인 이득 제어 증폭기.
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