JP2001144563A - 可変利得増幅装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、正確に所望の総利得を得ると同時
に、歪み特性の悪化、総雑音指数の増大、そして消費電
力の上昇を回避することができる可変利得増幅装置を提
供する。 【解決手段】稼動中に利得を制御することができる第１
増幅回路（Ａ）と、第１増幅回路（Ａ）の出力に結合さ
れ、且つ、稼動中に利得が固定される第２増幅回路
（Ｂ）と、第２増幅回路（Ｂ）の出力に結合され、且
つ、稼動中に利得を制御することができる第３増幅回路
（Ｃ）を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、稼動中に利得を変
更することができる可変利得増幅装置に関する。

【０００２】

【従来の技術】可変利得増幅装置は、複数のデジタル制
御型増幅回路を備える。可変利得増幅装置の有効利得
は、活性化されるデジタル制御型増幅回路が持つ固有利
得の合計値に等しい。可変利得増幅装置がアナログ制御
型増幅回路からなる場合、可変利得増幅装置の有効利得
は、アナログ制御型増幅回路に設定された利得に等し
い。

【０００３】図７は、従来の可変利得増幅装置の構成を
示す。図７に示された可変利得増幅装置３（VGA:Variab
le Gain Amplifier）は、入力301と、出力302と、ｎビ
ット制御回路303と、第１〜第ｎ可変利得増幅回路311〜
315を備える。

【０００４】入力301は、第１可変利得増幅回路311の入
力に接続する。第１可変利得増幅回路311の出力は、第
２可変利得増幅回路312の入力に接続する。第２可変利
得増幅回路312の出力は、第３可変利得増幅回路313の入
力に接続する。同様に、第n-1可変利得増幅回路314の出
力は、第ｎ可変利得増幅回路315の入力に接続する。第
ｎ可変利得増幅回路315の出力は、出力302に接続する。
ｎビット制御回路303の出力は、第１〜ｎ利得増幅回路3
11〜315の制御端子に接続する。

【０００５】入力301は、入力信号が入力する端子であ
る。第１可変利得増幅回路311は、ｎビット制御回路303
から出力される制御信号に基づいて、増幅度（０dB，３
２dB）が設定される可変利得増幅器からなる。第２可変
利得増幅回路312は、ｎビット制御回路303から出力され
る制御信号に基づいて増幅度（０dB，１６dB）が設定さ
れる可変利得増幅器からなる。第３可変利得増幅回路31
3は、ｎビット制御回路303から出力される制御信号（０
dB，８dB）に基づいて増幅度が設定される可変利得増幅
器からなる。第n-1（第４）可変利得増幅回路314は、ｎ
ビット制御回路303から出力される制御信号に基づいて
増幅度（０dB，４dB）が設定される可変利得増幅器から
なる。第ｎ（第５）可変利得増幅回路315は、ｎビット
制御回路303から出力される制御信号に基づいて増幅度
（０dB，２dB）が設定される可変利得増幅器からなる。
出力302は、第１〜第ｎ（第５）増幅回路311〜315に増
幅された増幅信号が出力される端子である。ｎビット増
幅回路303は、第１〜第ｎ（第５）可変利得増幅回路311
〜315に向けて、ｎビットパラレル信号を出力する。こ
の場合、ｎビットは、第１〜第ｎ（第５）可変利得増幅
回路311〜315に対応して、５ビットを意味する。ｎビッ
トの最上位ビットは、例えば、第１可変利得増幅回路31
1に入力する。この場合、ｎビットの最下位ビットは、
第ｎ（第５）可変利得増幅回路315に入力する。有効ビ
ット（値１）を受入れた可変利得増幅回路は、ＯＮ状態
（32,16,8,4,2dB増幅）に設定される。無効ビット（値
０）を受入れた可変利得増幅回路は、ＯＦＦ状態（０dB
増幅）に設定される。この可変利得増幅装置３の利得
は、０，２，４，...，６０，６２dBに設定することが
できる。なお、各可変利得増幅回路の増幅度は、上記に
限らず任意に設定される。

【０００６】可変利得増幅装置３の利得が２dBに設定さ
れる場合、ｎビット制御回路303から、制御信号（0000
1）が出力される。この制御信号に対応して、第ｎ
（５）可変利得増幅回路315がＯＮ状態（利得２dB）に
設定され、第１〜第n-1（第４）可変利得増幅回路311〜
314がＯＦＦ状態（利得０dB）に設定される。可変利得
増幅装置３の利得が６２dBに設定される場合、ｎビット
制御回路303から、制御信号（11111）が出力される。こ
の制御信号に対応して、第１〜ｎ（第５）可変利得増幅
回路311〜315がＯＮ状態（利得32+16+8+4+2dB）に設定
される。なお、制御信号は、上記に限らず、任意に設定
される。

【０００７】増幅回路を多段接続した場合、総利得は、
各増幅回路の利得の合計を示す。雑音指数及び歪みの値
の総合値は、各増幅回路の値が反映する。

【０００８】図８は、可変利得増幅装置の特性を示す。
図８（ａ）は、可変利得増幅装置３（図７）の特性を説
明するための構成を示す。図８（ｂ）は、可変利得増幅
装置の特性パラメータを示す。

【０００９】図８（ａ）に示された可変利得増幅装置３
は、入力301と、出力302と、第１乃至第ｎ増幅回路311
〜315を備える。

【００１０】入力301は、第１増幅回路311の入力に接続
する。第１増幅回路311の出力は、第２増幅回路312の入
力に接続する。第２増幅回路312の出力は、第３増幅回
路313の入力に接続する。同様に、第n-1増幅回路314の
出力は、第ｎ増幅回路315の入力に接続する。第ｎ増幅
回路315の出力は、出力302に接続する。

【００１１】第１増幅回路311は、利得Ｇ１を有する。
第２段増幅回路312は、利得Ｇ２を有する。第３増幅回
路313は、利得Ｇ３を有する。第n-1増幅回路314は、利
得Ｇn-1を有する。第ｎ増幅回路315は、利得Ｇｎを有す
る。雑音指数ＮＦも同様に、第１〜第ｎ増幅回路は、雑
音指数NF1〜NFnを有する。歪みIP3も同様に、第１〜第
ｎ増幅回路は、歪みIP31〜IP3nを有する。

【００１２】可変容量増幅回路３（ｎ段と仮定）の総利
得Ｇt（ｄB）は、数式１で表される。 (1)Gt=G1+G2+G3+...+Gn 総雑音指数NFt（真数）は、数式２で表される。 (2)NFt=NF1+(NF2-1)/G1+(NF3-1)/(G1*G2)+...+(NFn-1)/
(G1*G2*G3*...*G(n-1)) 総歪みIP3t（真数）は、数式３で表される。 (3)IP3t=1/(1/IP31+G1/IP32+G1*G2/IP33+G1*G2*G3*...*
G(n-1)/IP3n)

【００１３】

【発明が解決しようとする課題】数式（２）から明らか
なように、第１増幅回路の雑音指数NF1が小さく、且
つ、利得G１が大きいと、総雑音指数NFtを小さくするこ
とができる。一方、増幅回路の段数が増加すると、総雑
音指数NFtが大きくなる。所望の総利得Ｇｔを得るため
には、増幅回路の多段化が必要である。従来の可変利得
増幅装置３は、総雑音指数NFtの低減が困難であった。

【００１４】増幅回路が直列結合されているため、利得
が０dBに設定された増幅回路も常に活性状態に設定する
必要がある。従来の可変利得増幅装置３は、消費電力の
低減が困難であった。

【００１５】可変利得増幅装置を構成する増幅回路の段
数が増大すると、各増幅回路の増幅特性の影響が顕著に
なる。各増幅回路の利得が正確に設定されないと、総利
得Gpの誤差が増大する。可変利得増幅装置を構成する増
幅回路の段数が増大すると、総利得Gpを変更すると、利
得変更された増幅回路のインピーダンスが変化する。そ
のインピーダンスが変化すると、総利得Gpの誤差が増大
する。可変利得増幅装置を構成する増幅回路の段数が増
大すると、可変利得増幅装置の位相余裕が減少し位相特
性が悪化する。位相特性の悪化は、異常発振の原因とな
る。

【００１６】可変利得増幅装置に係る技術は、特開平10
-341122号公報及び特開平11-27068号公報に開示されて
いる。これら公報には、利得の設定精度の向上を実現す
る技術が開示されている。これら文献には、可変利得増
幅回路の段数低減及び段数低減に伴う効果について何ら
開示されていない。

【００１７】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数の形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。

【００１８】本発明は、所望の総利得を得ると同時に、
総雑音指数の増大と消費電力の上昇を回避することがで
きる可変利得増幅装置を提供する。

【００１９】本発明による可変利得増幅装置は、稼動中
に利得を制御することができる第１増幅回路（Ａ）と、
第１増幅回路（Ａ）の出力に結合され、且つ、稼動中に
利得が固定される第２増幅回路（Ｂ）と、第２増幅回路
（Ｂ）の出力に結合され、且つ、稼動中に利得を制御す
ることができる第３増幅回路（Ｃ）を備える。

【００２０】本発明による更なる可変利得増幅装置は、
第１増幅回路（Ａ）が、稼動中に個別に活性化制御する
ことができる複数のデジタル制御可変利得増幅器（１１
〜１４）からなり、記第２増幅回路（Ｂ）は、稼動中に
前記利得が固定される一つ又は複数のデジタル制御可変
利得増幅器（２１）からなり、第３増幅回路（Ｃ）は、
複数の前記デジタル制御可変利得増幅器（３１〜３８）
からなる。

【００２１】本発明による更なる可変利得増幅装置は、
第１増幅回路（Ａ）が、稼動中に前記利得を連続的に変
更することができる一つ又は複数のアナログ制御可変利
得増幅器（１１〜１４）からなり、第２増幅回路（Ｂ）
は、稼動中に前記利得が固定される一つ又は複数のアナ
ログ制御可変利得増幅器（２１）からなり、第３増幅回
路（Ｃ）は、一つ又は複数の前記アナログ制御可変利得
増幅器（３１〜３８）からなる。

【００２２】本発明による更なる可変利得増幅装置は、
第１増幅回路（Ａ）は、稼動中に個別に活性化制御する
ことができる複数のデジタル制御可変利得増幅器（１１
〜１４）からなり、第２増幅回路（Ｂ）は、稼動中に利
得が固定される一つ又は複数のアナログ制御可変利得増
幅器（２１）からなり、第３増幅回路（Ｃ）は、複数の
前記デジタル制御可変利得増幅器（３１〜３８）からな
る可変利得増幅装置。

【００２３】本発明による更なる可変利得増幅装置は、
デジタル制御可変利得増幅器（１１〜１４，２１，３１
〜３８）が、電圧又は電流の変化に応じて活性化される
トランジスタからなる。

【００２４】本発明による更なる可変利得増幅装置は、
アナログ制御可変利得増幅器（１１〜１４，２１，３１
〜３８）が、電流又は電圧の変化に応じて前記利得が活
性化されるトランジスタからなる。

【００２５】本発明による更なる可変利得増幅装置は、
アナログ制御可変利得増幅器が、アナログ制御可変利得
増幅器の利得を設定する利得設定回路（171）を備え
る。

【００２６】本発明による更なる可変利得増幅装置は、
第１増幅回路の利得が、第３増幅回路の利得を超える値
に設定される可変利得増幅装置。

【００２７】本発明による更なる可変利得増幅装置は、
第１増幅回路の電流又は電圧を制御する第１制御信号
と、第３増幅回路の電流又は電圧を制御する第２制御信
号を生成する利得制御信号生成回路を備える。

【００２８】

【発明の実施の形態】図１は、本発明による可変利得増
幅装置の第１の構成例を示す。図１（ａ）は、本発明に
係る可変利得増幅装置１の構成の概念を示す。図１
（ｂ）は、本発明に係る可変利得増幅装置１の詳細な構
成を示す。

【００２９】図１（ａ）に示された可変利得増幅装置１
は、入力INと、出力OUTと、第１増幅回路Ａと、第２増
幅回路Ｂと、第３増幅回路Ｃと、デジタルビット制御部
（利得制御信号生成回路）４１を備える。第１増幅回路
Ａ及び第３増幅回路Ｃの利得は、デジタルビット制御部
４１の制御に基づいて、可変利得増幅装置１の稼動中に
変更することができる。第２増幅回路Ｂの利得は、固定
される。

【００３０】可変利得増幅装置１の詳細な構成を図１
（ｂ）を参照して説明する。図１（ｂ）示された可変利
得増幅装置１は、入力INと、出力OUTと、第１増幅回路
Ａと、第２増幅回路Ｂと、第３増幅回路Ｃと、デジタル
ビット制御部（利得制御信号生成回路）４１を備える。
第１増幅回路Ａは、第Ａ１〜第Ａ４増幅器１１〜１４か
らなる。第２増幅回路Ｂは、第Ｂ１増幅器２１からな
る。第３増幅回路Ｃは、第Ｃ１〜第Ｃ８増幅器３１〜３
８からなる。

【００３１】入力INは、第Ａ１〜第Ａ４増幅器１１〜１
４の入力に接続する。第Ａ１〜第Ａ４増幅器１１〜１４
の出力は、第Ｂ１増幅器２１の入力に接続する。第Ｂ１
増幅器２１の出力は、第Ｃ１〜第Ｃ８増幅器３１〜３８
の入力に接続する。第Ｃ１〜第Ｃ８増幅器３１〜３８の
出力は、出力OUTに接続する。

【００３２】デジタルビット制御部４１は、第１増幅回
路Ａに向けて、第１制御信号を出力する。第１制御信号
は、第１増幅回路Ａが第Ａ１〜第Ａ４増幅器１１〜１４
（４段（＝２^２段））からなるため、２ビットの値（０
０）〜（１１）を示す。デジタルビット制御部４１は、
第３増幅回路Ｃに向けて、第２制御信号を出力する。第
２制御信号は、第３増幅回路Ｃが第Ｃ１〜第Ｃ６増幅器
３１〜３８（８段（＝２^３段）からなるため、３ビット
の値（０００）〜（１１１）を示す。

【００３３】入力INは、入力信号が入力する端子であ
る。第１増幅回路Ａの利得は、デジタルビット制御部４
１から出力される第１制御信号に基づいて設定される。

【００３４】第１増幅回路Ａの利得は、第１制御信号に
基づいて設定される。第１制御信号が値（００）を示す
場合、第Ａ１増幅器１１が活性化される。第Ａ１増幅器
１１は、利得０dBの増幅を実行する。第１増幅回路Ａの
利得は、０dBを示す。第１制御信号が値（０１）を示す
場合、第Ａ２増幅器１２が活性化される。第Ａ２増幅器
１２は、利得１６dBの増幅を実行する。第１増幅回路Ａ
の利得は、１６dBを示す。第１制御信号が値（１０）を
示す場合、第Ａ３増幅器１３が活性化される。第Ａ３増
幅器１３は、利得３２dBの増幅を実行する。第１増幅回
路Ａの利得は、３２dBを示す。第１制御信号が値（１
１）を示す場合、第Ａ４増幅器１４が活性化される。第
Ａ４増幅器１４は、利得４８dBの増幅を実行する。第１
増幅回路Ａの利得は、４８dBを示す。なお、制御信号の
値は、一例であり、任意に設定することができる。

【００３５】第２増幅回路Ｂの第Ｂ１増幅器２１は、常
に活性化される。第Ｂ１増幅器２１は、利得８dBの増幅
を実行する。第２増幅回路Ｂの利得は、８dBを示す。

【００３６】第３増幅回路Ｃの利得は、第２制御信号に
基づいて設定される。第２制御信号が値（０００）を示
す場合、第Ｃ１増幅回路３１が活性化される。第Ｃ１増
幅器３１は、利得−８dBの増幅を実行する。第３増幅回
路Ｃの利得は、−８dBを示す。第２制御信号が値（００
１）を示す場合、第Ｃ２増幅回路３２が活性化される。
第Ｃ２増幅器３２は、利得−４dBの増幅を実行する。第
３増幅回路Ｃの利得は、−４dBを示す。第２制御信号が
値（０１０）を示す場合、第Ｃ３増幅回路３３が活性化
される。第Ｃ３増幅器３３は、利得０dBの増幅を実行す
る。第３増幅回路Ｃの利得は、０dBを示す。第２制御信
号が値（０１１）を示す場合、第Ｃ４増幅回路３４が活
性化される。第Ｃ４増幅器３４は、利得４dBの増幅を実
行する。第３増幅回路Ｃの利得は、４dBを示す。第２制
御信号が値（１００）を示す場合、第Ｃ５増幅回路３５
が活性化される。第Ｃ５増幅器３５は、利得８dBの増幅
を実行する。第３増幅回路Ｃの利得は、８dBを示す。第
２制御信号が値（１０１）を示す場合、第Ｃ６増幅回路
３６が活性化される。第Ｃ６増幅器３６は、利得１２dB
の増幅を実行する。第３増幅回路Ｃの利得は、１２dBを
示す。第２制御信号が値（１１０）を示す場合、第Ｃ７
増幅回路３７が活性化される。第Ｃ７増幅器３７は、利
得１６dBの増幅を実行する。第３増幅回路Ｃの利得は、
１６dBを示す。第２制御信号が値（１１１）を示す場
合、第Ｃ８増幅回路３８が活性化される。第Ｃ８増幅器
３８は、利得２０dBの増幅を実行する。第３増幅回路Ｃ
の利得は、２０dBを示す。なお、制御信号の値は一例で
あり、任意に設定することができる。

【００３７】本発明による可変利得増幅装置１は、最小
０dBの増幅を実行する。可変利得増幅装置１は、最大７
６dBの増幅を実行する。デジタルビット制御部４１から
出力される第１制御信号は、２ビットのデジタル信号を
示す。デジタルビット制御部４１から出力される第２制
御信号は、３ビットのデジタル信号を示す。デジタルビ
ット制御部４１から５ビットのデジタル制御信号が出力
される場合、上位２ビットが第１制御信号を示す。下位
３ビットが第２制御信号を示す。

【００３８】第１増幅回路Ａの利得と第２増幅回路Ｃの
利得は、第１増幅回路Ａの利得が第３増幅回路Ｃの利得
よりも大きくなるように設定されることが望ましい。こ
のような設定は、可変利得増幅装置の雑音指数ＮＦの低
減に寄与する。

【００３９】図２は、本発明に係る増幅器の構成例を示
す。図２（ａ）は、本発明による増幅器１０のシンボル
を示す。図２（ｂ）は、本発明による増幅器１０の回路
を示す。図２（ａ）に示された増幅器１０は、入力端子
101,102と、出力端子111,112と、スイッチ端子121を備
える。

【００４０】入力端子101,102は、入力IN（図１）に対
応する構成ある。入力端子101,102は、入力信号を受入
れる。出力端子111,112は、出力OUT（図１）に対応する
構成である。出力端子111,112は、出力信号を出力す
る。スイッチ端子121は、デジタルビット制御部４１か
ら出力される第１制御信号又は第２制御信号を受入れる
端子である。第Ａ１増幅器１１が増幅器１０からなる場
合、スイッチ端子121は、第１制御信号を受入れる。第
Ａ１増幅器１１のスイッチ端子121に値（００）を示す
第１制御信号が入力すると、第Ａ１増幅器１１が活性化
される。第Ｃ１増幅器３１が増幅器１０からなる場合、
スイッチ端子121は、第２制御信号を受入れる。第Ｃ１
制御信号３１のスイッチ端子121に値（０００）を示す
第２制御信号が入力すると、第Ｃ１制御信号３１が活性
化される。

【００４１】図２（ｂ）に示された増幅器１０は、入力
端子101,102と、出力端子111,112と、スイッチ端子121
と、第１トランジスタ131と、第２トランジスタ132と、
第１電流源133と、第２電流源134と、第１抵抗135と、
第２抵抗136と、結合抵抗137を備える。

【００４２】入力端子101は、第１トランジスタ131のベ
ースに接続する。第１トランジスタ１３１のエミッタ
は、第１電流源133の入力に接続する。第１電流源133の
出力は、接地される。第１トランジスタ131のコレクタ
は、出力端子111に接続する。第１トランジスタ131のコ
レクタは、第１抵抗135の一端に接続する。入力端子102
は、第２トランジスタ132のベースに接続する。第２ト
ランジスタ132のエミッタは、第２電流源134の入力に接
続する。第２電流源134の出力は接地される。第２トラ
ンジスタ132のコレクタは、出力端子112に接続する。第
２トランジスタ132のコレクタは、第２抵抗136の一方に
接続する。第２抵抗136の他方は、第１抵抗136の他方に
接続する。第１トランジスタ131のエミッタは、結合抵
抗137を介して第２抵抗132のエミッタに接続する。第１
電流源133及び第２電流源134には、スイッチ端子121が
接続される。

【００４３】スイッチ端子121に第１制御信号又は第２
制御信号が入力すると、第１電流源133及び第２電流源1
34が起動する。第１電流源133及び第２電流源134が起動
すると、第１トランジスタ131及び第２トランジスタ132
が活性化される。増幅器１０は、所定利得の増幅を実行
する。

【００４４】図３は、本発明に係る増幅器の他の構成例
を示す。図３（ａ）は、本発明に係る可変利得増幅装置
１'の構成の概念を示す。図３（ｂ）は、本発明に係る
デジタル制御可変利得増幅器１０の構成を示す。

【００４５】図３（ａ）に示された可変利得増幅装置
１'は、入力INと、出力OUTと、第１増幅回路Ａと、第２
増幅回路Ｂと、第３増幅回路Ｃと、デジタルビット制御
部（利得制御信号生成回路）４１を備える。第１増幅回
路Ａ及び第３増幅回路Ｃの利得は、デジタルビット制御
部４１から出力される第１制御信号と第２制御信号に基
づいて、可変利得増幅装置１'の稼動中に変更すること
ができる。第２増幅回路Ｂの利得は、デジタルビット制
御部４１から出力される第３制御信号に基づいて、可変
利得増幅装置１'の稼動前（増幅動作実行前）に変更す
ることができる。

【００４６】図３（ｂ）に示されたデジタル制御可変利
得増幅器１０は、公知の増幅器である。デジタル制御可
変利得増幅器１０は、図７に示された従来の可変利得増
幅回路で使用することができる。また、デジタル制御可
変利得増幅器１０は、本発明に係る第１〜第３増幅回路
Ａ〜Ｃを構成することができる。

【００４７】図３（ｂ）に示された増幅器１０は、２種
類（ローゲインとハイゲイン）の利得で増幅を実行する
ことができる。図に示された増幅器１０は、入力端子10
3,104と、出力端子113,114と、スイッチ端子122と、第
１トランジスタ141と、第２トランジスタ142と、第３ト
ランジスタ143と、第４トランジスタ144と、第１電流源
146と、第２電流源147と、第３電流源148と、第４電流
源149と、第１抵抗151と、第２抵抗152と、第１結合抵
抗153と、第２結合抵抗154を備える。

【００４８】入力端子103は、第１トランジスタ141のベ
ースに接続する。第１トランジスタ141のエミッタは、
第１電流源146の入力に接続する。第１電流源146の出力
は、接地される。第１トランジスタ141のコレクタは、
出力端子113に接続する。第１トランジスタ141のコレク
タは、第１抵抗151の一端に接続する。入力端子103は、
第２トランジスタ142のベースに接続する。第２トラン
ジスタ142のエミッタは、第２電流源147の入力に接続す
る。第２電流源147の出力は接地される。第２トランジ
スタ142のコレクタは、出力端子113に接続する、第２ト
ランジスタ142のコレクタは、第１抵抗151の一端に接続
する。第１トランジスタ141のコレクタは、第２トラン
ジスタ142のコレクタに接続する。

【００４９】入力端子104は、第３トランジスタ143のベ
ースに接続する。第３トランジスタ143のエミッタは、
第３電流源148の入力に接続する。第３電流源148の出力
は、接地される。第３トランジスタ143のコレクタは、
出力端子114に接続する。第３トランジスタ143のコレク
タは、第２抵抗152の一端に接続する。入力端子104は、
第４トランジスタ144のベースに接続する。第４トラン
ジスタ144のエミッタは、第４電流源149の入力に接続す
る。第４電流源149の出力は接地される。第４トランジ
スタ144のコレクタは、出力端子114に接続する、第４ト
ランジスタ144のコレクタは、第２抵抗152の一端に接続
する。第３トランジスタ143のコレクタは、第４トラン
ジスタ144のコレクタに接続する。第１トランジスタ141
のエミッタは、第１結合抵抗153を介して第３トランジ
スタ143のエミッタに接続する。第２トランジスタ142の
エミッタは、第２結合抵抗154を介して第４トランジス
タ144のエミッタに接続する。第１電流源146及び第３電
流源148には、スイッチ150のローゲイン端子を介してス
イッチ端子122が接続される。第２電流源147及び第４電
流源149には、スイッチ150のハイゲイン端子を介してス
イッチ端子122が接続される。

【００５０】第１増幅回路Ａ（図１（ｂ），図３
（ａ））を４つのデジタル制御可変利得増幅器１０で構
成した場合、スイッチ端子122には、制御回路４１から
出力される第１制御信号（有効ビット又は無効ビット）
が入力する。第３増幅回路Ｃ（図１（ｂ），図３
（ａ））を８つのデジタル制御可変利得増幅器１０で構
成した場合、スイッチ端子122には、制御回路４１から
出力される第２制御信号（有効ビット又は無効ビット）
が入力する。

【００５１】第２増幅回路Ｂ（図３（ａ））を一つのデ
ジタル制御可変利得増幅器１０で構成した場合、スイッ
チ端子122には、制御回路４１から出力される第３制御
信号（有効ビット又は無効ビット）が入力する。その第
３制御信号は、可変利得増幅装置１'が、その稼動前に
第２増幅回路Ｂの利得を設定することができる構成を有
する場合、制御回路４１から出力される。第３制御信号
は、第２増幅回路Ｂの利得変更の制御に使用される。

【００５２】デジタル制御可変利得増幅器１０のスイッ
チ端子122に有効ビットが入力すると、スイッチ150のハ
イゲイン端子が選択される。ハイゲイン端子が選択され
ると、第１電流源146と第３電流源148の対が起動する。
スイッチ端子122に無効ビットが入力すると、スイッチ1
50のローゲイン端子が選択される。ローゲイン端子が選
択されると、第２電流源147と第４電流源149の対が起動
する。有効ビットは、デジタル制御可変利得増幅器１０
をハイゲイン増幅状態に設定する信号である。無効ビッ
トは、デジタル制御可変利得増幅器１０をローゲイン増
幅状態に設定する信号である。

【００５３】デジタル制御可変利得増幅器１０が第２増
幅回路Ｂに適用された場合、スイッチ150の設定は、可
変利得増幅装置１'の稼動前（増幅処理前）に設定さ
れ、稼動中（増幅処理中）は固定される。例えば、デジ
タル制御可変利得増幅器１０（第２増幅回路Ｂ）は、有
効ビットが入力された場合、１６dBの利得が設定され
る。同様に、デジタル制御可変利得増幅器１０（第２増
幅回路Ｂ）は、無効ビットが入力された場合、０dBの利
得が設定される。第１増幅回路Ａ及び第３増幅回路Ｃの
利得変更幅が図１において説明した値の場合、可変利得
増幅装置１'は、−８〜６８dB又は８dB〜８４dBの増幅
を実行することができる。即ち、デジタル制御可変利得
増幅器１０（第２増幅回路Ｂ）に無効ビットが入力され
た場合、利得が０dBに設定され、可変利得増幅装置１'
は、−８〜６８dBの増幅を実行することができる。同様
に、デジタル制御可変利得増幅器１０（第２増幅回路
Ｂ）に有効ビットが入力された場合、利得が１６dBに設
定され、可変利得増幅装置１'は、８〜８４dBの増幅を
実行することができる。

【００５４】図４は、本発明による可変利得増幅器の動
作状態を示す。図４（ａ）は、可変利得増幅装置１の動
作波形を示す。図に示された波形は、第２増幅回路Ｂの
利得が一定に固定（8dB）された場合の波形で、可変利
得増幅装置１の利得変化幅０〜７６dBを示す。図４
（ｂ）は、可変利得増幅装置１'の動作波形を示す。図
に示された波形は、第２増幅回路Ｂ（デジタル制御可変
利得増幅器１０）がローゲイン（０dB）に設定された場
合の波形で、可変利得増幅装置１'の利得変化幅−８〜
６８dBを示す。図４（ｃ）は、可変利得増幅装置１'の
動作波形を示す。図に示された波形は、第２増幅回路Ｂ
（デジタル制御可変利得増幅器１０）がハイゲイン（１
６dB）に設定された場合の波形で、可変利得増幅装置
１'の利得変化幅８〜８４dBを示す。

【００５５】図５は、本発明による増幅器の他の構成を
示す。図５（ａ）は、本発明に係る可変利得増幅装置
１"の構成の概念を示す。図５（ｂ）は、本発明に係る
アナログ制御可変利得増幅器２０の構成を示す。

【００５６】図５（ａ）に示された可変利得増幅装置
１"は、入力INと、出力OUTと、第１増幅回路Ａと、第２
増幅回路Ｂと、第３増幅回路Ｃと、デジタルビット制御
部（利得制御信号生成回路）４１を備える。第１増幅回
路Ａ及び第３増幅回路Ｃの利得は、デジタルビット制御
部４１から出力される第１制御信号及び第２制御信号に
基づいて、可変利得増幅装置１"の稼動中に変更するこ
とができる。第２増幅回路Ｂの利得は、図示しない制御
信号生成回路から出力される第３制御信号（アナログ形
式）に基づいて、可変利得増幅装置１"の稼動前（増幅
動作実行前）に変更することができる。第３制御信号
は、第２増幅回路Ｂの利得を設定する電圧源又は電流源
である。

【００５７】図５（ｂ）に示されたアナログ制御可変利
得増幅器２０は、デジタル制御可変利得増幅器１０と同
様に、本発明に係る第１〜第３増幅回路Ａ〜Ｃを構成す
ることができる。ここでは、第２増幅回路Ｂを構成する
場合を例に説明する。

【００５８】アナログ制御可変利得増幅器２０は、第１
トランジスタ161と、第２トランジスタ162と、第３トラ
ンジスタ163と、第４トランジスタ164と、第５トランジ
スタ165と、第６トランジスタ166と、第１抵抗167と、
第２抵抗168と、電流源170と、電圧源（利得設定回路）
171を備える。

【００５９】入力端子103は、第１トランジスタ161のベ
ースに接続する。第１トランジスタ161のコレクタは、
第２トランジスタ162のエミッタに接続する。第１トラ
ンジスタ161のエミッタは、電流源170の入力端子に接続
する。第２トランジスタ162のベースは、電圧源171の一
方の端子に接続する。第２トランジスタ162のコレクタ
は、出力端子113に接続する。第２トランジスタ162のコ
レクタは、第１抵抗167の一方の端子に接続する。第２
トランジスタ162のエミッタは、第３トランジスタ163の
エミッタに接続する。第３トランジスタ163のベース
は、電圧源171の他方の端子に接続する。第３トランジ
スタ163のコレクタは、第１抵抗167の他方の端子に接続
する。

【００６０】入力端子104は、第４トランジスタ164のベ
ースに接続する。第４トランジスタのコレクタは、第５
トランジスタ165のエミッタに接続する。第４トランジ
スタ164のエミッタは、電流源170の入力端子に接続す
る。電流源170の出力端子は、接地に接続する。第５ト
ランジスタ165のベースは、電圧源171の他方の端子に接
続する。第５トランジスタ165のコレクタは、出力端子1
14に接続する。第５トランジスタ165のコレクタは、第
２抵抗168の一方の端子に接続する。第５トランジスタ1
65のエミッタは、第６トランジスタ166のエミッタに接
続する。第６トランジスタ166のベースは、第３トラン
ジスタ163のベースに接続する。第６トランジスタ166の
コレクタは、第２抵抗168の他方の端子に接続する。第
６抵抗166のコレクタは、第３トランジスタ163のコレク
タに接続する。

【００６１】以上の構成のアナログ制御可変利得増幅器
２０は、第３制御信号に基づいて電圧源171の電圧が連
続的に変化する。電圧源171の電圧変化に応じて、アナ
ログ制御可変利得増幅器２０（第２増幅回路Ｂ）の利得
が連続的に変化する。第２増幅回路Ｂの利得が連続的に
変化すると、例えば、図４（ｂ）に示された利得変化幅
と図４（ｃ）に示された利得変化幅の間の任意の帯域を
選択することができる。アナログ制御可変利得増幅器２
０は、アナログ制御可変利得増幅器２０を構成する素子
の特性に影響されることなく、所望の利得帯域を設定す
ることができる。

【００６２】アナログ制御可変利得増幅器２０は、利得
の連続的な変更を実現することができる。増幅器２０
は、電圧源171の出力電圧を調整すると、図４に示され
たハイゲインモードの動作とローゲインモードの動作を
実行することができる。増幅器０は、増幅器２０を構成
する素子の特性に影響されることなく、所望の利得を設
定することができる。

【００６３】アナログ制御可変利得増幅器２０の電圧源
171は、第３制御信号（電圧変化又は電流変化）に基づ
いて制御される。その電圧源171がデジタル制御に対応
可能な場合、第３制御信号はデジタル形式で生成され
る。

【００６４】アナログ制御可変利得増幅器２０の利得設
定回路は、電圧源171に限定されず、アナログ制御可変
利得増幅器２０は、増幅回路の増幅率を変更することが
できる他の素子、例えば電流源やスイッチング素子でも
かまわない。

【００６５】図６は、本発明による可変利得増幅装置の
第２の構成例を示す。図６（ａ）は、本発明による可変
利得増幅装置２の素子配置を示す。図６（ｂ）は、本発
明による可変利得増幅装置２の利得特性を示す。図６
（ｂ）には、第１増幅回路Ａと第２増幅回路Ｂと第３増
幅回路の各増幅器の利得が示されている。第１増幅回路
Ａは、０〜５６dBの利得変化幅を有する。第２増幅回路
Bは、利得が０dBに設定される。第３増幅回路Ｃは、−
８〜２０の利得変化幅を有する。

【００６６】図６（ａ）に示された可変利得増幅装置２
は、入力INと、出力OUTと、第１増幅回路Ａと、第２増
幅回路Ｂと、第３増幅回路Ｃと、デジタルビット制御部
（利得制御信号生成回路）８１を備える。第１増幅回路
Ａは、第Ａ１〜第Ａ８増幅器５１〜５８からなる。第２
増幅回路Ｂは、第Ｂ１増幅器６１からなる。第３増幅回
路Ｃは、第Ｃ１〜第Ｃ８増幅器７１〜７８からなる。

【００６７】入力INは、第Ａ１〜第Ａ８増幅器５１〜５
８の入力に接続する。第Ａ１〜第Ａ８増幅器５１〜５８
の出力は、第Ｂ１増幅器６１の入力に接続する。第Ｂ１
増幅器６１の出力は、第Ｃ１〜第Ｃ８増幅器７１〜７８
の入力に接続する。第Ｃ１〜第Ｃ８増幅器７１〜７８の
出力は、出力OUTに接続する。

【００６８】デジタルビット制御部８１は、第１増幅回
路Ａに向けて、第１制御信号を出力する。第１制御信号
は、第１増幅回路Ａが第Ａ１〜第Ａ８増幅器５１〜５８
（８段（＝２^３段））からなるため、３ビットの値（０
００）〜（１１１）を示す。デジタルビット制御部８１
は、第３増幅回路Ｃに向けて、第２制御信号を出力す
る。第２制御信号は、第３増幅回路Ｃが第Ｃ１〜第Ｃ６
増幅器７１〜７８（８段（＝２^３段）からなるため、３
ビットの値（０００）〜（１１１）を示す。なお、制御
信号の値は、一例であり、任意に設定することができ
る。

【００６９】入力INは、入力信号が入力する端子であ
る。第１増幅回路Ａの利得は、デジタルビット制御部８
１から出力される第１制御信号に基づいて設定される。

【００７０】第１増幅回路Ａの利得は、第１制御信号に
基づいて設定される。図６（ｂ）を参照して、第１制御
信号が値（０００）を示す場合、第Ａ１増幅回路５１が
活性化される。第Ａ１増幅器５１は、利得０dBの増幅を
実行する。第１増幅回路Ａの利得は、０dBを示す。第１
制御信号が値（００１）を示す場合、第Ａ２増幅回路５
２が活性化される。第Ａ２増幅器５２は、利得８dBの増
幅を実行する。第１増幅回路Ａの利得は、８dBを示す。
第１制御信号が値（０１０）を示す場合、第Ａ３増幅回
路５３が活性化される。第Ａ３増幅器５３は、利得１６
dBの増幅を実行する。第１増幅回路Ａの利得は、１６dB
を示す。第１制御信号が値（０１１）を示す場合、第Ａ
４増幅回５４が活性化される。第Ａ４増幅器５４は、利
得２４dBの増幅を実行する。第１増幅回路Ａの利得は、
２４dBを示す。第１制御信号が値（１００）を示す場
合、第Ａ５増幅回路５５が活性化される。第Ａ５増幅器
５５は、利得３２dBの増幅を実行する。第１増幅回路Ａ
の利得は、３２dBを示す。第１制御信号が値（１０１）
を示す場合、第Ａ６増幅回路５６が活性化される。第Ａ
６増幅器５６は、利得４０dBの増幅を実行する。第１増
幅回路Ａの利得は、４０dBを示す。第１制御信号が値
（１１０）を示す場合、第Ａ７増幅回路５７が活性化さ
れる。第Ａ７増幅器５７は、利得４８dBの増幅を実行す
る。第１増幅回路Ａの利得は、４８dBを示す。第１制御
信号が値（１１１）を示す場合、第Ａ８増幅回路５８が
活性化される。第Ａ８増幅器５８は、利得５６dBの増幅
を実行する。第１増幅回路Ａの利得は、５６dBを示す。
なお、制御信号の値は、一例であり、任意に設定するこ
とができる。

【００７１】第２増幅回路Ｂの第Ｂ１増幅器６１は、常
に活性化される。図６（ｂ）を参照して、第Ｂ１増幅器
６１は、利得０dBの増幅を実行する。第２増幅回路Ｂの
利得は、０dBを示す。

【００７２】第３増幅回路Ｃの利得は、第２制御信号に
基づいて設定される。図６（ｂ）を参照して、第２制御
信号が値（０００）を示す場合、第Ｃ１増幅回路７１が
活性化される。第Ｃ１増幅器７１は、利得−８dBの増幅
を実行する。第３増幅回路Ｃの利得は、−８dBを示す。
第２制御信号が値（００１）を示す場合、第Ｃ２増幅回
路７２が活性化される。第Ｃ２増幅器７２は、利得−４
dBの増幅を実行する。第３増幅回路Ｃの利得は、−４dB
を示す。第２制御信号が値（０１０）を示す場合、第Ｃ
３増幅回路７３が活性化される。第Ｃ３増幅器７３は、
利得０dBの増幅を実行する。第３増幅回路Ｃの利得は、
０dBを示す。第２制御信号が値（０１１）を示す場合、
第Ｃ４増幅回路７４が活性化される。第Ｃ４増幅器７４
は、利得４dBの増幅を実行する。第３増幅回路Ｃの利得
は、４dBを示す。第２制御信号が値（１００）を示す場
合、第Ｃ５増幅回路７５が活性化される。第Ｃ５増幅器
７５は、利得８dBの増幅を実行する。第３増幅回路Ｃの
利得は、８dBを示す。第２制御信号が値（１０１）を示
す場合、第Ｃ６増幅回路７６が活性化される。第Ｃ６増
幅器７６は、利得１２dBの増幅を実行する。第３増幅回
路Ｃの利得は、１２dBを示す。第２制御信号が値（１１
０）を示す場合、第Ｃ７増幅回路７７が活性化される。
第Ｃ７増幅器７７は、利得１６dBの増幅を実行する。第
３増幅回路Ｃの利得は、１６dBを示す。第２制御信号が
値（１１１）を示す場合、第Ｃ８増幅器７８が活性化さ
れる。第Ｃ８増幅器７８は、利得２０dBの増幅を実行す
る。第３増幅回路Ｃの利得は、２０dBを示す。なお、制
御信号の値は、一例であり、任意に設定することができ
る。

【００７３】本発明による可変利得増幅装置２は、最小
−８dBの増幅を実行する。可変利得増幅装置２は、最大
７６dBの増幅を実行する。可変利得増幅装置２は、可変
利得増幅装置１，１'，１"と同様に、０〜７６dBの利得
を設定することができる。デジタルビット制御部８１か
ら出力される第１制御信号は、３ビットのデジタル信号
を示す。デジタルビット制御部８１から出力される第２
制御信号は、３ビットのデジタル信号を示す。デジタル
ビット制御部８１から６ビットのデジタル制御信号が出
力される場合、上位３ビットが第１制御信号を示す。下
位３ビットが第２制御信号を示す。

【００７４】第１増幅回路Ａの利得と第３増幅回路Ｃの
利得は、第１増幅回路Ａの利得が第３増幅回路Ｃの利得
よりも大きくなるように設定されることが望ましい。可
変利得増幅装置２の利得（総利得）が０dBに設定される
場合、第１増幅回路Ａの利得が８dBに設定され、第３増
幅回路Ｃの利得が−８dBに設定される。その総利得が４
dBに設定される場合、第１増幅回路Ａの利得が８dBに設
定され、第３増幅回路Ｃの利得が−４dBに設定される。
その総利得が７６dBに設定される場合、第１増幅回路Ａ
の利得が５６dBに設定され、第３増幅回路Ｃの利得が２
０dBに設定される。何れの設定においても、第１増幅回
路Ａの利得は、第３増幅回路Ｃの利得よりも大きく設定
される。このような設定は、可変利得増幅装置の雑音指
数ＮＦの低減に寄与する。

【００７５】なお、雑音指数ＮＦの特性と歪み特性の間
には反比例関係が成立する。可変利得増幅装置が使用さ
れるシステムの仕様に合わせて、歪み特性が実用的な範
囲内で雑音指数ＮＦの改善が実行される。

【００７６】本発明による可変利得増幅装置１，２の第
２増幅回路Ｂは、利得を変更することができる構成を備
えてもよい。第２増幅回路Ｂの利得変更は、可変利得増
幅装置１，２が稼動される前（増幅処理の実行前）に設
定される。可変利得増幅装置１，２が稼動中、第２増幅
回路Ｂの利得は、固定される。可変利得増幅装置１，２
が稼動中、第２増幅回路Ｂの利得が固定されると、第１
増幅回路Ａの利得変更に伴うインピーダンス変化が、第
３増幅回路Ｃに作用しない。第２増幅回路Ｂの利得が固
定されると、第３増幅回路Ｃの利得変更に伴うインピー
ダンス変化が、第１増幅回路Ａに作用しない。第２増幅
回路Ｂは、第１増幅回路Ａと第３増幅回路Ｃのインピー
ダンスに関する相互作用を遮断することができる。

【００７７】増幅器を構成するトランジスタは、図面に
はバイポーラトランジスタが開示された。そのトランジ
スタは、電界効果トランジスタ（ＭＯＳトランジスタ）
でもあってもよい。

【００７８】増幅回路を構成する増幅器の数は、一つの
増幅器が対応可能な利得に応じて変更することができ
る。

【００７９】

【発明の効果】本発明による可変増幅装置は、増幅器が
並列結合された増幅回路の段数が３段に制限される。こ
の制限により、本発明による可変増幅装置は、総雑音指
数の増大要因を減少させることができる。この制限によ
り、可変増幅装置の位相特性の悪化を回避することがで
きる。この制限により、歪み特性の悪化を回避すること
ができる。本発明による可変増幅装置は、位相特性の悪
化に伴う異常発振を回避することができる。

【００８０】本発明による可変増幅装置は、増幅回路を
構成する増幅器の全てを活性状態に設定する必要がな
い。本発明による可変増幅装置は、消費電力を必要最小
限の値に限定することができる。

【図面の簡単な説明】

【図１】図は、本発明による第１の可変増幅回路の構成
例を示す図である。

【図２】図は、本発明による増幅器の構成を示す図であ
る。

【図３】図は、本発明に係る増幅器の他の構成を図であ
る。

【図４】図は、本発明による増幅器の動作特性を示す図
である。

【図５】図は、本発明による増幅器の他の構成を示す図
である。

【図６】図は、本発明に係る第２の得増幅装置の構成例
を示す図である。

【図７】図は、従来の可変利得増幅装置の構成を示す図
である。

【図８】図は、可変利得増幅装置の特性を示す図であ
る。

【符号の説明】 １，２：可変利得増幅装置 １０，２０：増幅器 ４１，８１：デジタルビット制御部（利得制御信号生成
回路） 171：電圧源（利得設定回路） Ａ：第１増幅回路 Ｂ：第２増幅回路 Ｃ：第３増幅回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 稼動中に利得を制御することができる第
   １増幅回路と、 前記第１増幅回路の出力に結合され、且つ、稼動中に利
   得が固定される第２増幅回路と、 前記第２増幅回路の出力に結合され、且つ、稼動中に利
   得を制御することができる第３増幅回路を備える可変利
   得増幅装置。
2. 【請求項２】 請求項１に記載の可変利得増幅装置にお
   いて、 前記第１増幅回路は、稼動中に個別に活性化制御するこ
   とができる複数のデジタル制御可変利得増幅器からな
   り、 前記第２増幅回路は、稼動中に前記利得が固定される一
   つ又は複数のデジタル制御固定利得増幅器からなり、 前記第３増幅回路は、複数の前記デジタル制御可変利得
   増幅器からなる可変利得増幅装置。
3. 【請求項３】 請求項２に記載の可変利得増幅装置にお
   いて、 前記デジタル制御可変利得増幅器は、電圧又は電流の変
   化に応じて活性化されるトランジスタからなる可変利得
   増幅装置。
4. 【請求項４】 請求項２又は３に記載の可変利得増幅装
   置において、 前記デジタル制御固定利得増幅器は、電圧又は電流の変
   化に応じて活性化されるトランジスタからなる可変利得
   増幅装置。
5. 【請求項５】 請求項１に記載の可変利得増幅装置にお
   いて、 前記第１増幅回路は、稼動中に前記利得を連続的に変更
   することができる一つ又は複数のアナログ制御可変利得
   増幅器からなり、 前記第２増幅回路は、稼動中に前記利得が固定される一
   つ又は複数の前記アナログ制御固定利得増幅器からな
   り、 前記第３増幅回路は、一つ又は複数の前記アナログ制御
   可変利得増幅器からなる可変利得増幅装置。
6. 【請求項６】 請求項１に記載の可変利得増幅装置にお
   いて、 前記第１増幅回路は、稼動中に個別に活性化制御するこ
   とができる複数のデジタル制御可変利得増幅器からな
   り、 前記第２増幅回路は、稼動中に前記利得が固定される一
   つ又は複数のアナログ制御固定利得増幅器からなり、 前記第３増幅回路は、複数の前記デジタル制御可変利得
   増幅器からなる可変利得増幅装置。
7. 【請求項７】 請求項６に記載の可変利得増幅装置にお
   いて、 前記デジタル制御可変利得増幅器は、電圧又は電流の変
   化に応じて活性化されるトランジスタからなる可変利得
   増幅装置。
8. 【請求項８】 請求項５乃至７の何れか一項に記載の可
   変利得増幅装置において、 前記アナログ制御可変利得増幅器は、電流又は電圧の変
   化に応じて制御されるトランジスタからなる可変利得増
   幅装置。
9. 【請求項９】 請求項５乃至８の何れか一項に記載の可
   変利得増幅装置において、 前記アナログ制御固定利得増幅は、電流又は電圧の変化
   に応じて制御されるトランジスタからなる可変利得増幅
   装置。
10. 【請求項１０】 請求項１乃至９の何れか一項に記載の
    可変利得増幅装置において、 前記第１増幅回路の利得は、前記第３増幅回路の利得を
    超える値に設定される可変利得増幅装置。
11. 【請求項１１】 請求項１乃至１０の何れか一項に記載
    の可変利得増幅装置において、 前記第１増幅回路の前記利得を制御する第１制御信号
    と、前記第３増幅回路の前記利得を制御する第２制御信
    号を生成する利得制御信号生成回路を備える可変利得増
    幅装置。
12. 【請求項１２】 請求項１１に記載の可変利得増幅装置
    において、 前記利得制御信号生成回路は、前記第２増幅回路の前記
    利得を制御する第３制御信号を生成する可変利得増幅装
    置。